KR20040055866A

KR20040055866A - 반도체 장치의 패스 게이트 회로

Info

Publication number: KR20040055866A
Application number: KR1020020082302A
Authority: KR
Inventors: 김재훈; 이중화
Original assignee: 삼성전자주식회사
Priority date: 2002-12-23
Filing date: 2002-12-23
Publication date: 2004-06-30

Abstract

데이터나 어드레스등과 같은 신호를 전송에러없이 보다 안정하게 전송할 수 있는 반도체 장치의 패스 게이트 회로가 개시되어 있다. 그러한, 반도체 장치의 패스 게이트 회로는, 인가되는 입력신호를 소정타임만큼 지연하는 지연부와; 상기 입력신호의 천이에 응답하여 펄스신호를 출력하는 천이 검출부와; 상기 지연부로부터 출력되는 지연 입력신호를 인가되는 패스 제어신호에 응답하여 출력단으로 전송하기 위한 패스 게이트부와; 상기 천이 검출부로부터 출력되는 상기 펄스신호에 응답하여 상기 패스 제어신호를 생성하고 이를 상기 패스 게이트부에 인가하는 패스 제어부를 구비함을 특징으로 한다.

Description

반도체 장치의 패스 게이트 회로{pass gate circuits in semiconductor device}

본 발명은 반도체 장치의 신호전송에 관한 것으로, 특히 신호를 보다 안정하게 전송할 수 있는 반도체 장치의 패스 게이트 회로에 관한 것이다.

반도체 장치중 디램등과 같은 반도체 메모리 장치는 날이 갈수록 고집적화, 고속화되고 있다. 그러한 반도체 메모리 장치에서 외부에서 내부로 인가되는 어드레스, 데이터 등과 같은 신호의 전송과 내부의 데이터 등과 같은 신호의 외부전송은 필수적으로 수행되는데, 신호의 전송은 대개 패스 게이트회로에 의해 구현된다.

상기 패스 게이트 회로는 기본적으로 씨모오스 전송게이트를 포함하고 있으며, 씨모오스 전송게이트는 입력단의 신호를 인가되는 온/오프 제어신호에 따라 출력단으로 전송하는 역할을 한다.

종래에는 도 1과 같은 패스 게이트부(2)에 패스제어신호(CON)를 인가하여 입력단(IN)의 입력신호를 출력단(OUT)으로 전송하였는데, 패스제어신호(CON)에 의해 상기 패스 게이트부(2)의 동작이 오프되는 시점에서 상기 입력신호의 천이시 전송동작이 매우 불안정한 문제점이 있어왔다.

도 2는 상기한 바와 같은 불안정 전송동작에 기인하여 신호의 전송에러가 유발되는 경우를 도시한 것이다. 도면에서 파형부호(S1,S2,S3)는 입력신호, 패스제어신호, 출력신호를 각기 가리킨다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 장치의 패스 게이트 회로를 제공함에 있다.

본 발명의 다른 목적은 데이터나 어드레스등과 같은 신호를 전송에러없이 보다 안정하고 신뢰성있게 전송할 수 있는 반도체 장치의 패스 게이트 회로를 제공함에 있다.

본 발명의 다른 목적은 전송동작이 확실한 패스 게이트 회로를 반도체 메모리 장치에 채용하여 반도체 메모리 장치의 퍼포먼스를 개선하는데 있다.

상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 데이터나 어드레스등과 같은 신호를 전송에러없이 보다 안정하게 전송할 수 있는 반도체 장치의 패스 게이트 회로는, 인가되는 입력신호를 소정타임만큼 지연하는 지연부와; 상기 입력신호의 천이에 응답하여 펄스신호를 출력하는 천이 검출부와; 상기 지연부로부터 출력되는 지연 입력신호를 인가되는 패스 제어신호에 응답하여 출력단으로 전송하기 위한 패스 게이트부와; 상기 천이 검출부로부터 출력되는 상기 펄스신호에 응답하여 상기 패스 제어신호를 생성하고 이를 상기 패스 게이트부에 인가하는 패스 제어부를 구비함을 특징으로 한다.

도 1 및 도 2는 종래기술에 관련된 반도체 장치의 패스 게이트 회로 및 전송에러 동작을 설명하기 위해 도시된 도면들

도 3은 본 발명의 실시예에 따른 반도체 장치의 패스 게이트 회로의 블록도

도 4는 도 3에 관련된 동작 타이밍도

도 5는 도 3의 구체적 실시예에 따른 세부회로도

도 6은 도 5에 관련된 구체적 동작 타이밍도

이하에서는 본 발명의 실시예에 따라 데이터나 어드레스등과 같은 신호를 전송에러없이 보다 안정하게 전송할 수 있는 반도체 장치의 패스 게이트 회로가 첨부된 도면들을 참조하여 설명된다.

먼저, 도 3은 본 발명의 실시예에 따른 반도체 장치의 패스 게이트 회로의 블록도이다. 도면을 참조하면, 패스 게이트 회로는, 인가되는 입력신호(IN)를 소정타임(D)만큼 지연하는 지연부(10)와, 상기 입력신호(IN)의 천이에 응답하여 펄스신호를 출력하는 천이 검출부(12)와, 상기 지연부(10)로부터 출력되는 지연 입력신호를 인가되는 패스 제어신호(ON/OFF)에 응답하여 출력단(OUT)으로 전송하기 위한 패스 게이트부(11)와, 상기 천이 검출부(12)로부터 출력되는 상기 펄스신호에 응답하여 상기 패스 제어신호(ON/OFF)를 생성하고 이를 상기 패스 게이트부(11)에 인가하는 패스 제어부(13)를 포함한다.

도 4는 도 3에 관련된 동작 타이밍도로서, 입력신호(INPUT)는 도 3의 입력단(IN)에 인가되는 신호이고, 지연입력신호(INPUT_D)는 상기 지연부(10)로부터 출력된 신호이며, 오토 펄스신호(Safety Zone)는 상기 천이 검출부(12)로부터 출력된 신호이다. 또한, 패스 제어신호(ON/OFF)는 상기 패스 제어부(13)로부터 출력되는 신호이다. 도 4에서 보여지는 바와 같이, 입력 신호가 천이할 경우에 이를 검출하여 상기 패스 게이트부(11)의 전송동작을 금지하고, 입력 신호의 천이가 종료한 이후에 패스 제어신호(ON/OFF)를 생성하여 상기 패스 게이트부(11)의 신호전송동작을 제어하는 것에 의해, 종래에 문제시되던 전송 에러 문제를 원천적으로 해결한다.

도 5는 도 3의 구체적 실시예에 따른 세부회로도이다. 또한, 도 6은 도 5에 관련된 구체적 동작 타이밍도이다. 도 5에서, 오아 게이트에서 출력된 신호를 입력신호(Q)라고 하고 이 때 상기 입력신호(Q)가 도 6의 파형(Q)과 같다고 하자. 상기 입력신호(Q)는 3개의 인버터(10a-10c)와 지연소자들로 이루어진 지연부(10)에 의해 3나노초 정도 지연되어 출력(Q-d)로서 제공된다. 이 때, 상기 출력(Q-d)은 도 6의 파형(Q-d)으로 나타난다. 한편, 복수의 인버터들(12a-12e)과 복수의 지연소자들 및 낸드 게이트(12f)로 구성된 천이 검출부(12)는 상기 입력신호(Q)의 천이를 검출하여 오토 펄스를 도 6의 파형(Q-AP)과 같이 출력한다. 이에 따라, 앤드 게이트(13b) 및 인버터들(13a,13c)로 이루어진 패스 제어부(13)는 상기 파형(Q-AP)과 도 6의 파형(PSELF)을 게이팅하여 마침내 패스 제어신호(ON/OFF)를 도 6의 파형(T_OFF)과 같이 생성한다. 결국, 상기 입력신호(Q)가 로우에서 하이로 천이하는 경우에 상기 패스 제어신호는 6나노초 이후에 하이로 되어 패스 게이트부(11)내의 전송게이트(11a)를 턴온시키는 것이다. 이에 따라, 신호의 전송동작이 안전하게 보장되어, 종래에 문제시되던 전송 에러 나 오동작 문제가 해결된다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 패스 게이트부, 천이 검출부, 패스 제어부의 세부 구조를 다양한 형태로 변경할 수 있음은 물론이다.

상기한 바와 같이 본 발명에 따른 반도체 장치의 패스 게이트 회로에 따르면, 데이터나 어드레스등과 같은 신호를 전송에러없이 보다 안정하게 전송할 수 있는 효과가 있다. 따라서, 패스 게이트 회로를 반도체 메모리 장치에 채용할 경우에 반도체 메모리 장치의 동작 신뢰성이 보장되는 장점이 있다.

Claims

반도체 장치의 패스 게이트 회로에 있어서:

인가되는 입력신호를 소정타임만큼 지연하는 지연부와;

상기 입력신호의 천이에 응답하여 펄스신호를 출력하는 천이 검출부와;

상기 지연부로부터 출력되는 지연 입력신호를 인가되는 패스 제어신호에 응답하여 출력단으로 전송하기 위한 패스 게이트부와;

상기 천이 검출부로부터 출력되는 상기 펄스신호에 응답하여 상기 패스 제어신호를 생성하고 이를 상기 패스 게이트부에 인가하는 패스 제어부를 구비함을 특징으로 하는 반도체 장치의 패스 게이트 회로.
제1항에 있어서, 상기 지연부는 약 3나노초의 지연동작을 수행함을 특징으로 하는 반도체 장치의 패스 게이트 회로.
제1항에 있어서, 상기 천이 검출부는 상기 지연부의 지연 타임보다 2배 정도 긴 지연타임 구간을 갖는 로우 논리의 펄스신호를 생성함을 특징으로 하는 반도체 장치의 패스 게이트 회로.
제1항에 있어서, 상기 패스 게이트부는 씨모오스 전송게이트를 적어도 포함하는 것을 특징으로 하는 반도체 장치의 패스 게이트 회로.
제1항에 있어서, 상기 패스 게이트부는 씨모오스 전송게이트를 적어도 포함하는 것을 특징으로 하는 반도체 장치의 패스 게이트 회로.