JPS6338327A - 加減算計数回路 - Google Patents
加減算計数回路Info
- Publication number
- JPS6338327A JPS6338327A JP18292586A JP18292586A JPS6338327A JP S6338327 A JPS6338327 A JP S6338327A JP 18292586 A JP18292586 A JP 18292586A JP 18292586 A JP18292586 A JP 18292586A JP S6338327 A JPS6338327 A JP S6338327A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims abstract description 3
- 230000001360 synchronised effect Effects 0.000 claims description 21
- 230000000630 rising effect Effects 0.000 claims description 17
- 230000004069 differentiation Effects 0.000 claims description 6
- 210000004899 c-terminal region Anatomy 0.000 description 27
- 238000010586 diagram Methods 0.000 description 9
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２人力の加減算計数回路に関するものである
。
。
従来の技術
近年、多数の入力信号を同時に処理することが必要とさ
れ、加減算計数回路においても多入力であることが要求
される。
れ、加減算計数回路においても多入力であることが要求
される。
以下、図面を参照しながら、上ｊＡくした２人力の従来
の加減算計数回路の一例について説明する。
の加減算計数回路の一例について説明する。
第４図は従来の計数回路の回路図を示す。第３図ニオイ
て、１０１は２つの入力信号のそれぞれの立ち上がりエ
ツジを検出する微分回路で、１０２はｕ ｐ ／ ｄ
ｏ ｗ ｎカウンタ回路であり、…１記ｕ ｐ ／ ｄ
ｏ ｗ ｎカウンタ回路１０２のｕｐ端子に入力され
る信号のパルスを加算パルスとし、ｄ ｏｗｎ端子に入
力される信号のパルスを減算パルスとしてカウントする
。前記微分回路＋０１の出力信号のうち、一方の信号が
前記０１１１／ｄｏｗｎカウンタ回路７のｕｐ端子に入
力され、他方の信号がｄｏｗｎ端子に入力されている。
て、１０１は２つの入力信号のそれぞれの立ち上がりエ
ツジを検出する微分回路で、１０２はｕ ｐ ／ ｄ
ｏ ｗ ｎカウンタ回路であり、…１記ｕ ｐ ／ ｄ
ｏ ｗ ｎカウンタ回路１０２のｕｐ端子に入力され
る信号のパルスを加算パルスとし、ｄ ｏｗｎ端子に入
力される信号のパルスを減算パルスとしてカウントする
。前記微分回路＋０１の出力信号のうち、一方の信号が
前記０１１１／ｄｏｗｎカウンタ回路７のｕｐ端子に入
力され、他方の信号がｄｏｗｎ端子に入力されている。
以上のように構成された開数回路において、以下第５図
のタイミングチャートを用いてその動作を説明する。
のタイミングチャートを用いてその動作を説明する。
信号ｊは第一の入力信号で、信号ｌ（は第二の入力信号
である。信号ｊと信号にはそれぞれ微分回路１０１へ入
力される。信号１と信号ｍは微分回路１０１の出力で、
それぞれ信号ｊと信号にの立ち上がりエツジを検出した
信号である。信号Ｉは前記ｕ ｐ ／ ｄ ｏ ｗ ｎ
カウンタ回路１０２のｕ ｐ端子に入力され、信号ｍは
前記ｕ ｐ ／ ｄ ｏ ｗ ｎカウンタ回路１０２の
ｄｏｗｎ端子に人力されている。
である。信号ｊと信号にはそれぞれ微分回路１０１へ入
力される。信号１と信号ｍは微分回路１０１の出力で、
それぞれ信号ｊと信号にの立ち上がりエツジを検出した
信号である。信号Ｉは前記ｕ ｐ ／ ｄ ｏ ｗ ｎ
カウンタ回路１０２のｕ ｐ端子に入力され、信号ｍは
前記ｕ ｐ ／ ｄ ｏ ｗ ｎカウンタ回路１０２の
ｄｏｗｎ端子に人力されている。
前記ｕ ｐ ／ ｄ ｏ ｗ ｎカウンタ回路１０２は
信号１のパルスを加算パルスとし、信号ｍのパルスを減
算パルスとしてカランＩ・する。このようにして、第一
の入力信号と第二の入力信号のパルス数の差をカウント
していた。
信号１のパルスを加算パルスとし、信号ｍのパルスを減
算パルスとしてカランＩ・する。このようにして、第一
の入力信号と第二の入力信号のパルス数の差をカウント
していた。
発明が解決しようとする問題点
しかしながら従来の構成では、２つの入力信号が同時に
人力された場合、２つの人力信号に対応した２つの人力
パルスが同時にｕ ｐ ／ ｄ ｏ ｗ ｎカウンタ回
路に入力されるため正確な計数動作が行われず、またｕ
ｐ／ｄｏｗｎカウンタは同期式カウンタ（たとえば、７
４ ＬＳ １９３）で構成され素子数も多くなるという
問題点を有していた。
人力された場合、２つの人力信号に対応した２つの人力
パルスが同時にｕ ｐ ／ ｄ ｏ ｗ ｎカウンタ回
路に入力されるため正確な計数動作が行われず、またｕ
ｐ／ｄｏｗｎカウンタは同期式カウンタ（たとえば、７
４ ＬＳ １９３）で構成され素子数も多くなるという
問題点を有していた。
本発明は上記問題点を鑑み、簡単な構成で、２つの入力
信号が同時に入力された場合にでも、正確な計数が行え
る加減算計数回路を提供するものである。
信号が同時に入力された場合にでも、正確な計数が行え
る加減算計数回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するため、本発明の計数回路はクロッ
クの立ち上がりエツジで動作する第一の同期微分回路と
、前記クロックの立ち下がりエツジで動作する第二の同
期微分回路と、前記第一の同期微分回路の出力信号と前
記第二の同期微分回路の出力信号の重なり部分を除去す
る重なり除去回路と、前記型なり除去回路の２つの出力
信号を混合する混合回路と、前記混合回路の出力を遅延
する遅延回路と、前記型なり除去回路の２つの出力信号
うち一方の信号でセットされ、他方の信号でリセットさ
れるセット／リセット回路とを備えたものである。
クの立ち上がりエツジで動作する第一の同期微分回路と
、前記クロックの立ち下がりエツジで動作する第二の同
期微分回路と、前記第一の同期微分回路の出力信号と前
記第二の同期微分回路の出力信号の重なり部分を除去す
る重なり除去回路と、前記型なり除去回路の２つの出力
信号を混合する混合回路と、前記混合回路の出力を遅延
する遅延回路と、前記型なり除去回路の２つの出力信号
うち一方の信号でセットされ、他方の信号でリセットさ
れるセット／リセット回路とを備えたものである。
作用
本発明は上記した構成によって、２つの入力信号が同時
に入力された場合、それらの信号を２つの信号として出
力し、その２つの出力信号の遅延信号を、その２つの出
力信号を入力信号とするセット／リセット回路の出力信
号に応じて加減算することとなり正確な計数が行なえる
。
に入力された場合、それらの信号を２つの信号として出
力し、その２つの出力信号の遅延信号を、その２つの出
力信号を入力信号とするセット／リセット回路の出力信
号に応じて加減算することとなり正確な計数が行なえる
。
実施例
以下本発明の一実施例の計数回路について図面を参照し
ながら説明する。
ながら説明する。
第１図、本発明の実施例における加減算計数回路の回路
図を示すものである。第１図において、入力端子Ａには
第一の入力信号ａが人力され、入力端子Ｂには第二の入
力信号すが入力され、入力端子Ｃには信号ａ、倍信号そ
れぞれより十分に高い周波数を持つ信号ＣＬＫ２が人力
される。１２゜２１．２２，３１．３２．６はＤ型フリ
ップフロップ（以下Ｄ−ＦＦと記す）で、Ｄ端子に入力
される信号をＣ＠子に入力される信号の立ち上がりでラ
ンチし出力端子Ｑに出力し、さらにＣ端子にはＣ端子の
出力信号のレベルを反転した信号を出力する。１は分周
回路で、ＮＯＴ回路１１とＤ−ＦＦ１２からなる。前記
ＮＯＴ回路１１の入力端子には信号ＣＬ Ｋ ２が入力
され、出力端子には信号ＣＬ Ｋ ２の反転信号が出力
される。前記り−ＦＦ１２のＣ端子に前記ＮＯＴ回路１
１の出力端子が、前記Ｄ−ＦＦ１２のＤ端子に前記Ｄ−
ＦＦ１２の出力端子のＣ端子が接続されている。このよ
うに構成された前記分周回路１の動作は次のようになる
。前記Ｄ−ＦＦ １２のＣ端子の出力信号ＣＬ ＫがＩ
−ｏ ｗレベルのとき、前記１）−ＦＦ１２のＤ＠子へ
人力される信号はＬ ｏ ｗレベルであるため、前記Ｎ
ＯＴ回路１１の出力信号の立ち上がりで出力端子のＣ端
子はＨｉｇｈレベルになる。
図を示すものである。第１図において、入力端子Ａには
第一の入力信号ａが人力され、入力端子Ｂには第二の入
力信号すが入力され、入力端子Ｃには信号ａ、倍信号そ
れぞれより十分に高い周波数を持つ信号ＣＬＫ２が人力
される。１２゜２１．２２，３１．３２．６はＤ型フリ
ップフロップ（以下Ｄ−ＦＦと記す）で、Ｄ端子に入力
される信号をＣ＠子に入力される信号の立ち上がりでラ
ンチし出力端子Ｑに出力し、さらにＣ端子にはＣ端子の
出力信号のレベルを反転した信号を出力する。１は分周
回路で、ＮＯＴ回路１１とＤ−ＦＦ１２からなる。前記
ＮＯＴ回路１１の入力端子には信号ＣＬ Ｋ ２が入力
され、出力端子には信号ＣＬ Ｋ ２の反転信号が出力
される。前記り−ＦＦ１２のＣ端子に前記ＮＯＴ回路１
１の出力端子が、前記Ｄ−ＦＦ１２のＤ端子に前記Ｄ−
ＦＦ１２の出力端子のＣ端子が接続されている。このよ
うに構成された前記分周回路１の動作は次のようになる
。前記Ｄ−ＦＦ １２のＣ端子の出力信号ＣＬ ＫがＩ
−ｏ ｗレベルのとき、前記１）−ＦＦ１２のＤ＠子へ
人力される信号はＬ ｏ ｗレベルであるため、前記Ｎ
ＯＴ回路１１の出力信号の立ち上がりで出力端子のＣ端
子はＨｉｇｈレベルになる。
また前記Ｄ−ＦＦ１２のＣ端子の出力信号ＣＬＫがＨｉ
ｇ ｈレベルのとき、前記Ｄ−ＦＦ１２のＤ端子へ人
力される信号ばＨ４ｇｈレベルであるため、前記Ｎ０７
回路１１の出力信号の立ち」−かりて出力端子のＣ端子
はＩ−ｏ ｗレベルになる。したがって信号ＣＬ Ｋ
２の立ち−１−かりで、前記Ｄ−ＦＦ１２のＣ端子の出
力信号ＣＩ−ＫのレベルがＬｏｗとＨｉｇｈ交互に切り
換わり、信号ＣＬＫ２の周波数の１／２の周波数を持つ
信号ＣＬＫが出力される。以下、前記Ｄ−ＦＦ１２のｎ
端子の出力信号ＣＬ Ｋをクロックと記す。２はクロッ
クの上がりで動作し、信号ａを微分し立ち」二がりエツ
ジを検出する第一の同期微分回路で、Ｄ−ＦＦ２１とＤ
−ＦＦ２２と２人力のＡＮＤ回路２３からなる。前記Ｄ
−ＦＦ２１のｎ端子に信号ａが入力され、また前記Ｄ−
ＦＦ２１のＣ端子にクロックが入力されている。前記Ｄ
−ＦＦ２１の出力端子Ｑには、信号ａをクロックの立ち
上がりに同期させた信号が出力される。前記ｒ）−ＦＦ
２２のｎ端子に前記Ｄ−ＦＦ２］のＣ端子の出力信号が
入力され、またＣ端子にクロックが入力されている。
ｇ ｈレベルのとき、前記Ｄ−ＦＦ１２のＤ端子へ人
力される信号ばＨ４ｇｈレベルであるため、前記Ｎ０７
回路１１の出力信号の立ち」−かりて出力端子のＣ端子
はＩ−ｏ ｗレベルになる。したがって信号ＣＬ Ｋ
２の立ち−１−かりで、前記Ｄ−ＦＦ１２のＣ端子の出
力信号ＣＩ−ＫのレベルがＬｏｗとＨｉｇｈ交互に切り
換わり、信号ＣＬＫ２の周波数の１／２の周波数を持つ
信号ＣＬＫが出力される。以下、前記Ｄ−ＦＦ１２のｎ
端子の出力信号ＣＬ Ｋをクロックと記す。２はクロッ
クの上がりで動作し、信号ａを微分し立ち」二がりエツ
ジを検出する第一の同期微分回路で、Ｄ−ＦＦ２１とＤ
−ＦＦ２２と２人力のＡＮＤ回路２３からなる。前記Ｄ
−ＦＦ２１のｎ端子に信号ａが入力され、また前記Ｄ−
ＦＦ２１のＣ端子にクロックが入力されている。前記Ｄ
−ＦＦ２１の出力端子Ｑには、信号ａをクロックの立ち
上がりに同期させた信号が出力される。前記ｒ）−ＦＦ
２２のｎ端子に前記Ｄ−ＦＦ２］のＣ端子の出力信号が
入力され、またＣ端子にクロックが入力されている。
前記Ｄ−ＦＦ２２の出力端子Ｑには前記Ｄ−ＦＦ２１の
Ｃ端子の出力信号より１クロック分遅延した信号が出力
される。前記゛Ｄ−ＦＦ２１のＣ端子と前記Ｄ−ＦＦ２
２のＣ端子とを前記ＡＮＤ回路２３の２つの入力端子に
それぞれ接続することにより、前記ＡＮＤ回路２３の出
力端子に信号ａの立ち上がりエツジに対応した信号を出
力している。
Ｃ端子の出力信号より１クロック分遅延した信号が出力
される。前記゛Ｄ−ＦＦ２１のＣ端子と前記Ｄ−ＦＦ２
２のＣ端子とを前記ＡＮＤ回路２３の２つの入力端子に
それぞれ接続することにより、前記ＡＮＤ回路２３の出
力端子に信号ａの立ち上がりエツジに対応した信号を出
力している。
３はクロックの立ち下がりエツジで動作し、信号すを微
分し立ち上がりエツジを検出する第二の同期微分回路で
、Ｄ−ＦＦ３１とＤ−ＦＦ３２と２人力のＡＮＤ回路３
３とＮＯＴ回路３４からなる。
分し立ち上がりエツジを検出する第二の同期微分回路で
、Ｄ−ＦＦ３１とＤ−ＦＦ３２と２人力のＡＮＤ回路３
３とＮＯＴ回路３４からなる。
クロックは前記Ｎ０７回路３４の入力端子に入力され、
反転信号が出力される。前記Ｄ−ＦＦ３１のｎ端子に信
号すが入力され、また前記Ｄ−ＦＦ３１のＣ端子に前記
Ｎ０７回路３４の出力信号が入力されている。前記Ｄ−
ＦＦ３１の出力端子Ｑには、信号すをクロックの立ち下
がりエツジに同期させた信号が出力される。前記Ｄ−Ｆ
Ｆ３２のｎ端子に前記Ｉ）−ＦＦ３］のＣ端子の出力信
号が人力され、また前記Ｄ−ＦＦ３２のＣ端子に前記Ｎ
０７回路３４の出力信号が入力されている。前記Ｄ−Ｆ
Ｆ３２の出力端子Ｑには前記Ｄ−ＦＦ３１のＣ端子の出
力信号より１クロック分遅延した信号が出力される。前
記１） −Ｆ Ｆ ３１のＣ端子と前記Ｄ−ＦＦ３２の
Ｃ端子とを前記ＡＮＤ回路３３の２つの入力端子にそれ
ぞれ接続することにより、前記ＡＮＤ回路３３の出力端
子に信号すの立ち下がりエツジに対応した信号を出力し
ている。４は重なり除去回路で、ＮＯＴ回路４１と４２
と２人力のＡＮＤ回路４３と４４からなる。前記Ｎ０７
回路４２は前記第一の同期微分回路１の出力信号Ｃが入
力され反転信号が出力される。前記Ｎ０７回路４１は前
記第二の同期微分回路２の出力信号ｄが入力され反転信
号が出力される。前記ＡＮＤ回路４３は、信号Ｃと前記
Ｎ０７回路４１の出力信号が入力され、信号Ｃより信号
ｄとの重なり部分を除去した信号ｅが出力される。前記
ＡＮＤ回路４４は、信号ｄと前記Ｎ０７回路４２の出力
信号が入力され、信号ｄより１３号Ｃとの重なり部分を
除去した信号ｆが出力される。５は入力された信号を混
合する２人力のＯＲ回路で構成された混合回路である。
反転信号が出力される。前記Ｄ−ＦＦ３１のｎ端子に信
号すが入力され、また前記Ｄ−ＦＦ３１のＣ端子に前記
Ｎ０７回路３４の出力信号が入力されている。前記Ｄ−
ＦＦ３１の出力端子Ｑには、信号すをクロックの立ち下
がりエツジに同期させた信号が出力される。前記Ｄ−Ｆ
Ｆ３２のｎ端子に前記Ｉ）−ＦＦ３］のＣ端子の出力信
号が人力され、また前記Ｄ−ＦＦ３２のＣ端子に前記Ｎ
０７回路３４の出力信号が入力されている。前記Ｄ−Ｆ
Ｆ３２の出力端子Ｑには前記Ｄ−ＦＦ３１のＣ端子の出
力信号より１クロック分遅延した信号が出力される。前
記１） −Ｆ Ｆ ３１のＣ端子と前記Ｄ−ＦＦ３２の
Ｃ端子とを前記ＡＮＤ回路３３の２つの入力端子にそれ
ぞれ接続することにより、前記ＡＮＤ回路３３の出力端
子に信号すの立ち下がりエツジに対応した信号を出力し
ている。４は重なり除去回路で、ＮＯＴ回路４１と４２
と２人力のＡＮＤ回路４３と４４からなる。前記Ｎ０７
回路４２は前記第一の同期微分回路１の出力信号Ｃが入
力され反転信号が出力される。前記Ｎ０７回路４１は前
記第二の同期微分回路２の出力信号ｄが入力され反転信
号が出力される。前記ＡＮＤ回路４３は、信号Ｃと前記
Ｎ０７回路４１の出力信号が入力され、信号Ｃより信号
ｄとの重なり部分を除去した信号ｅが出力される。前記
ＡＮＤ回路４４は、信号ｄと前記Ｎ０７回路４２の出力
信号が入力され、信号ｄより１３号Ｃとの重なり部分を
除去した信号ｆが出力される。５は入力された信号を混
合する２人力のＯＲ回路で構成された混合回路である。
前記ＯＲ回路５の入力にはｉｉＪ記重なり除去回路３の
２つの出力信号、すなわち前記ＡＮＤ回路４３の出力信
号ｅと前記ＡＮＤ回路４４の出力信号ｆが入力され、信
号ｅと信号ｆとを混合した信号ｇが出力される。前記Ｄ
−ＦＦ６は遅延回路で、前記Ｄ−ＦＦ６のｎ端子には前
記ＯＲ回路５の出力信号ｇが入力され、Ｃ端子には信号
ＣＬＫ２が入力されている。７はＲ３型フリップフロッ
プ（以下、Ｒ３−ＦＦと記す）で構成されたセット／リ
セット回路でｎ端子に入力される信号の立ち上がりでＣ
端子の信号がＨ４ｇｈレヘルレベル、Ｓ端子に入力され
る信号の立ち」二がりでＣ端子の信号がＬＯＷレベルに
なる。前記Ｒ３−ＦＦ７のｎ端子には前記ＡＮＤ回路４
４の出力信号ｆが、Ｓ端子には前記ＡＮＤ回路４３の出
力信号ｅが入力されている。８はｕｐ／ｄｏｗｎカウン
ク回路であり、前記ｕ ｐ ／ ｄ ｏ ｗ ｎカラン
ク回路８のＣ端子に入力される信号のパルス数をカラン
１−するに際し、ｕ ｐ ／ ｄ ｏ ｗ ｎ端子に入
力される信号がＨｉ ｇ ｈレベルのとき加算し、ｌ−
ｏ ｗレベルのとき減算する。前記ｕ ｐ ／ ｄ ｏ
ｗ ｎカウンク回路８のＣ端子には前記ｏ ｒ＜回路
６のＣ端子が、ｕ ｐ ／ ｄ ｏ ｗ ｎ端子には前
記ＲＳ −Ｆ Ｆ ７のＣ端子が接続されている。
２つの出力信号、すなわち前記ＡＮＤ回路４３の出力信
号ｅと前記ＡＮＤ回路４４の出力信号ｆが入力され、信
号ｅと信号ｆとを混合した信号ｇが出力される。前記Ｄ
−ＦＦ６は遅延回路で、前記Ｄ−ＦＦ６のｎ端子には前
記ＯＲ回路５の出力信号ｇが入力され、Ｃ端子には信号
ＣＬＫ２が入力されている。７はＲ３型フリップフロッ
プ（以下、Ｒ３−ＦＦと記す）で構成されたセット／リ
セット回路でｎ端子に入力される信号の立ち上がりでＣ
端子の信号がＨ４ｇｈレヘルレベル、Ｓ端子に入力され
る信号の立ち」二がりでＣ端子の信号がＬＯＷレベルに
なる。前記Ｒ３−ＦＦ７のｎ端子には前記ＡＮＤ回路４
４の出力信号ｆが、Ｓ端子には前記ＡＮＤ回路４３の出
力信号ｅが入力されている。８はｕｐ／ｄｏｗｎカウン
ク回路であり、前記ｕ ｐ ／ ｄ ｏ ｗ ｎカラン
ク回路８のＣ端子に入力される信号のパルス数をカラン
１−するに際し、ｕ ｐ ／ ｄ ｏ ｗ ｎ端子に入
力される信号がＨｉ ｇ ｈレベルのとき加算し、ｌ−
ｏ ｗレベルのとき減算する。前記ｕ ｐ ／ ｄ ｏ
ｗ ｎカウンク回路８のＣ端子には前記ｏ ｒ＜回路
６のＣ端子が、ｕ ｐ ／ ｄ ｏ ｗ ｎ端子には前
記ＲＳ −Ｆ Ｆ ７のＣ端子が接続されている。
以上のように構成された記数回路について、以下第２図
のタイミングチャートを用いてその動作について説明す
る。
のタイミングチャートを用いてその動作について説明す
る。
信号ａは第一の入力信号であり、信号すは第二の入力信
号である。信号ＣＬ Ｋ ２は信号ａ、倍信号それぞれ
より十分に高い周波数を持つ信号であり、信号ＣＬＫ２
は前記分周回路１に入力され、信号ＣＬＫ（以下、クロ
ックと記す）が出力される。信号ａは前記第一の同期微
分回路１に入力され、信号Ｃが出力される。信号すは前
記第二の同期微分回路２に入力され、信号ｃ１が出力さ
れる。
号である。信号ＣＬ Ｋ ２は信号ａ、倍信号それぞれ
より十分に高い周波数を持つ信号であり、信号ＣＬＫ２
は前記分周回路１に入力され、信号ＣＬＫ（以下、クロ
ックと記す）が出力される。信号ａは前記第一の同期微
分回路１に入力され、信号Ｃが出力される。信号すは前
記第二の同期微分回路２に入力され、信号ｃ１が出力さ
れる。
ここで、信号ａと信号すの立ち−にがりエツジが同時の
場合にでも、前記第一の同期微分回路１と前記第二の同
ｊＩＩＩｉ分回路２とのり１′７ソクに対する動作の違
いから、信号Ｃと信号ｄのパルスはＴＷ／２（Ｔｗは信
号ｃ、 ｄのパルス幅を示す）だけ時間的なずれを生
じる。信号ｅは前記ＡＮＤ回路４３の出力信号で、信号
Ｃから信号ｄとの重なり部分を除去した信号である。信
号ｆは前記ＡＮＤ回路４４の出力信号で、信号ｄから信
号Ｃとの重なり部分を除去した信号である。信号ｇは信
号ｅと信号ｆを前記ＯＲ回路５で混合した信号である。
場合にでも、前記第一の同期微分回路１と前記第二の同
ｊＩＩＩｉ分回路２とのり１′７ソクに対する動作の違
いから、信号Ｃと信号ｄのパルスはＴＷ／２（Ｔｗは信
号ｃ、 ｄのパルス幅を示す）だけ時間的なずれを生
じる。信号ｅは前記ＡＮＤ回路４３の出力信号で、信号
Ｃから信号ｄとの重なり部分を除去した信号である。信
号ｆは前記ＡＮＤ回路４４の出力信号で、信号ｄから信
号Ｃとの重なり部分を除去した信号である。信号ｇは信
号ｅと信号ｆを前記ＯＲ回路５で混合した信号である。
信号りは、信号ｇを信号ＣＬＫ２の立ち上がりでランチ
することにより、信号ｇを前記Ｄ−ＦＦ６で遅延させた
信号である。信号ｉは前記Ｒ３−ＦＦ７の出力で、信号
ｅをＲ端子に、信号ｆをＲ端子に入力している。このよ
うにして生成された信号ｅのパルスと信−号ｆのパルス
ではもはや時間的に重なり部分がなく、パルスとパルス
の間に無信号部分ができる。このため信号りのパルス数
をカウントする際に、信号ｉがＨｉ ｇ ｈレベルのと
き加算し、Ｌｏｗレヘレベとき減算としてカウントする
ことにより、前記第一の入力信号のパルス数と前記第二
の入力信号のパルス数の差を正確にカウントすることが
できる。
することにより、信号ｇを前記Ｄ−ＦＦ６で遅延させた
信号である。信号ｉは前記Ｒ３−ＦＦ７の出力で、信号
ｅをＲ端子に、信号ｆをＲ端子に入力している。このよ
うにして生成された信号ｅのパルスと信−号ｆのパルス
ではもはや時間的に重なり部分がなく、パルスとパルス
の間に無信号部分ができる。このため信号りのパルス数
をカウントする際に、信号ｉがＨｉ ｇ ｈレベルのと
き加算し、Ｌｏｗレヘレベとき減算としてカウントする
ことにより、前記第一の入力信号のパルス数と前記第二
の入力信号のパルス数の差を正確にカウントすることが
できる。
なお、第１図の実施例のｕ ｐ ／ ｄ ｏ ｗ ｎカ
ウンタ回路は、非同期式カウンタを用いても構成できる
。第３図は、４ビツトの非同期式ｕ ｐ ／ ｄ ｏｗ
ｎカウンタ回路の回路図である。第３図において、ｕ
ｐ ／ ｄ ｏ ｗ ｎカウンタ回路は、入力端子Ｃに
入力される信号のパルスをカウントする際に、入力端子
ｕ ｐ ／ ｄ ｏ ｗ ｎに入力される信号がｉｔ
ｉ ｇ ｈレベルのとき加算し、１． ｏ ｗレベルの
とき減算するように構成されている。
ウンタ回路は、非同期式カウンタを用いても構成できる
。第３図は、４ビツトの非同期式ｕ ｐ ／ ｄ ｏｗ
ｎカウンタ回路の回路図である。第３図において、ｕ
ｐ ／ ｄ ｏ ｗ ｎカウンタ回路は、入力端子Ｃに
入力される信号のパルスをカウントする際に、入力端子
ｕ ｐ ／ ｄ ｏ ｗ ｎに入力される信号がｉｔ
ｉ ｇ ｈレベルのとき加算し、１． ｏ ｗレベルの
とき減算するように構成されている。
また、本発明の実施例では人力信号の立ち上がりエツジ
を検出する場合について述べたが立ち下がりエツジを検
出しても構わない。
を検出する場合について述べたが立ち下がりエツジを検
出しても構わない。
発明の効果
以上のように本発明は、重なり除去回路を設りることに
より、同時に入力された信号に対しても正確に加算と減
算の８１数ができ、またＩＩ ｐ ／ｄｏｗｎカウンタ
回路として非同期式のカウンタが使用できることから比
較的少ない素子数でｕｐ／ｄｏｗｎカウンタ回路が実現
でき実用的に極めて有用である。
より、同時に入力された信号に対しても正確に加算と減
算の８１数ができ、またＩＩ ｐ ／ｄｏｗｎカウンタ
回路として非同期式のカウンタが使用できることから比
較的少ない素子数でｕｐ／ｄｏｗｎカウンタ回路が実現
でき実用的に極めて有用である。
第１図は本発明の実施例における計数回路の回路図、第
２図は本発明の実施例における計数回路の動作を示す信
号波形図、第３図は本発明の実施例における計数回路の
ｕ ｐ ／ ｄ ｏ ｗ ｎカウンタ回路の回路図、第
４図は従来の計数回路の回路図、第５図は従来の計数回
路の動作を示す信号波形図である。 ２・・・・・・第一の同期微分回路、３・・・・・・第
二の同期微分回路、４・・・・・・重なり除去回路、５
・・・・・・ＮＯＲ回路、６・・・・・・Ｄ−ＦＦ、７
・・・・・・Ｒ３−ＦＦ、８・・・・・・ｕ ｐ ／
ｄ ｏ ｗ ｎカウンタ回路。
２図は本発明の実施例における計数回路の動作を示す信
号波形図、第３図は本発明の実施例における計数回路の
ｕ ｐ ／ ｄ ｏ ｗ ｎカウンタ回路の回路図、第
４図は従来の計数回路の回路図、第５図は従来の計数回
路の動作を示す信号波形図である。 ２・・・・・・第一の同期微分回路、３・・・・・・第
二の同期微分回路、４・・・・・・重なり除去回路、５
・・・・・・ＮＯＲ回路、６・・・・・・Ｄ−ＦＦ、７
・・・・・・Ｒ３−ＦＦ、８・・・・・・ｕ ｐ ／
ｄ ｏ ｗ ｎカウンタ回路。
Claims (1)
- クロックの立ち上がりエッジで動作し第一の入力信号の
立ち上がりまたは立ち下がりエッジを検出する第一の同
期微分回路と、前記クロックの立ち下がりエッジで動作
し第二の入力信号の立ち上がりまたは立ち下がりエッジ
を検出する第二の同期微分回路と、前記第一の同期微分
回路と前記第二の同期微分回路の出力信号との重なり部
分を互いに除去する重なり除去回路と、前記重なり除去
回路の２つの出力信号を混合する混合回路と、前記混合
回路の出力を遅延する遅延回路と、前記重なり除去回路
の２つの出力信号うち一方の信号でセットされ、他方の
信号でリセットされるセット／リセット回路と、前記遅
延回路の出力信号をカウントするに際し前記セット／リ
セット回路の出力信号により加算と減算が切り換わる機
能を有するｕｐ／ｄｏｗｎカウンタ回路とを備えたこと
を特徴とする加減算計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18292586A JPS6338327A (ja) | 1986-08-04 | 1986-08-04 | 加減算計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18292586A JPS6338327A (ja) | 1986-08-04 | 1986-08-04 | 加減算計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6338327A true JPS6338327A (ja) | 1988-02-18 |
Family
ID=16126772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18292586A Pending JPS6338327A (ja) | 1986-08-04 | 1986-08-04 | 加減算計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6338327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6139838A (en) * | 1996-09-06 | 2000-10-31 | Juridical Foundation The Chemo-Sero-Therapeutic Research Institute | Tissue plasminogen activator medicinal composition |
-
1986
- 1986-08-04 JP JP18292586A patent/JPS6338327A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6139838A (en) * | 1996-09-06 | 2000-10-31 | Juridical Foundation The Chemo-Sero-Therapeutic Research Institute | Tissue plasminogen activator medicinal composition |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3467975B2 (ja) | 位相検出回路 | |
| JPS62245814A (ja) | パルス回路 | |
| JPS6338327A (ja) | 加減算計数回路 | |
| JPS6338326A (ja) | 計数回路 | |
| JP2682520B2 (ja) | エッジ検出回路 | |
| JPH052016B2 (ja) | ||
| JPH0429248B2 (ja) | ||
| JPH0546355Y2 (ja) | ||
| JPS6252501B2 (ja) | ||
| JPS63166313A (ja) | 同期式エツジ検出回路 | |
| JP2553722B2 (ja) | ２相クロックの位相補正装置 | |
| JPS59207724A (ja) | 入力回路 | |
| JPS63206612A (ja) | レゾルバ位置検出回路 | |
| SU936375A1 (ru) | Устройство дл определени знака разности двух частот | |
| SU1003303A1 (ru) | Триггерное устройство | |
| SU1256199A2 (ru) | Делитель частоты на три | |
| JPS60220871A (ja) | 位相差検出装置 | |
| SU758501A1 (ru) | Устройство дл синхронизации импульсов | |
| JPS59156028A (ja) | クロツク制御型分周回路 | |
| JPH03235527A (ja) | Ａ／ｄ変換器 | |
| JPH01113670A (ja) | 回転検出器 | |
| JPH0437215A (ja) | 微分パルス作成回路 | |
| JPS63119319A (ja) | 位相判別処理回路 | |
| JPS6361963A (ja) | 遅延時間測定回路 | |
| JPS61230427A (ja) | ２／（２ｎ＋１）分周回路 |