JPS63119319A - 位相判別処理回路 - Google Patents
位相判別処理回路Info
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- JPS63119319A JPS63119319A JP61265853A JP26585386A JPS63119319A JP S63119319 A JPS63119319 A JP S63119319A JP 61265853 A JP61265853 A JP 61265853A JP 26585386 A JP26585386 A JP 26585386A JP S63119319 A JPS63119319 A JP S63119319A
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- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Landscapes
- Indicating Or Recording The Presence, Absence, Or Direction Of Movement (AREA)
- Measuring Phase Differences (AREA)
- Position Input By Displaying (AREA)
- Manipulation Of Pulses (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、平面方向での位置移動量を検出するための２
相インクリメンタル信号等の２つの信号の位相関係を判
別し、位相変化を検出する回路に関するものである。
相インクリメンタル信号等の２つの信号の位相関係を判
別し、位相変化を検出する回路に関するものである。
コンピュータの入力装置の「マウス」等ではその位置検
出のために位相の異なる２つのパルス信号（２相インク
リメンタル信号）が用いられている。移動の方向は入力
装置から送られてくる２つのインクリメンタル信号のパ
ルスの位相関係によって検出される。
出のために位相の異なる２つのパルス信号（２相インク
リメンタル信号）が用いられている。移動の方向は入力
装置から送られてくる２つのインクリメンタル信号のパ
ルスの位相関係によって検出される。
この外部の入力装置から送られてくる２つのインクリメ
ンタル信号を内部で検出する検出回路は外部サンプリン
グ・クロックに同期して動作する同期回路方式が主であ
った。即ち、外部サンプリング・クロ、りにより、２相
インクリメンタル信号入力を標本化及び保持し、少なく
とも１つのサンプリング・クロ、り・サイクルにより、
位相を判別し、位相検出信号を生成していた。
ンタル信号を内部で検出する検出回路は外部サンプリン
グ・クロックに同期して動作する同期回路方式が主であ
った。即ち、外部サンプリング・クロ、りにより、２相
インクリメンタル信号入力を標本化及び保持し、少なく
とも１つのサンプリング・クロ、り・サイクルにより、
位相を判別し、位相検出信号を生成していた。
上述した従来の２つの入力パルスの位相判別処理回路は
、同期式となっているので、入力パルス信号の位相検出
処理するのに、少なくとも１つのサンプリング・クロ、
り・サイクルが必要であシ、高速処理ができないという
欠点があった。
、同期式となっているので、入力パルス信号の位相検出
処理するのに、少なくとも１つのサンプリング・クロ、
り・サイクルが必要であシ、高速処理ができないという
欠点があった。
本発明の位相判別処理回路は、第１および第２の入力端
子と、第１および第２の入力端子に加えられる２つの入
力パルスの位相を非同期で判別し、位相関係に応じてそ
れぞれ第１および第２の端子に複数のクロックパルスを
発生する回路と、第１の端子がセット端子に接続されか
つ第２の端子がリセット端子に接続されたＲ８クリップ
・フロップ回路と、第１および第２の端子にそれぞれ入
力端子が接続された論理和回路とを有している。複数の
り四ツクパルス発生回路は、第１の入力端子に直接接続
された一方の入力と第２の入力端子に第１の遅延回路を
介して接続された他方の入力とを有する第１の排他的論
理和回路と、第１の入力端子に第２の遅延回路を介して
接続された一方の入力と第２の入力端子に直接接続され
た他方の入力とを有する第２の排他的論理和回路と、第
１の排他的論理和回路の出力を一方の入力に受け、第２
の排他的論理和回路の出力を第１のインバータを介して
他方の入力に受け、出力が第１の端子に接続された第１
のＡＮＤ回路と、第１の排他的論理和回路の出力を第２
のインバータを介して一方の入力に受け、第２の排他的
論理和回路の出力を他方の入力に受け、出力が第２の端
子に接続された第２のＡＮＤ回路とを含んで構成できる
。
子と、第１および第２の入力端子に加えられる２つの入
力パルスの位相を非同期で判別し、位相関係に応じてそ
れぞれ第１および第２の端子に複数のクロックパルスを
発生する回路と、第１の端子がセット端子に接続されか
つ第２の端子がリセット端子に接続されたＲ８クリップ
・フロップ回路と、第１および第２の端子にそれぞれ入
力端子が接続された論理和回路とを有している。複数の
り四ツクパルス発生回路は、第１の入力端子に直接接続
された一方の入力と第２の入力端子に第１の遅延回路を
介して接続された他方の入力とを有する第１の排他的論
理和回路と、第１の入力端子に第２の遅延回路を介して
接続された一方の入力と第２の入力端子に直接接続され
た他方の入力とを有する第２の排他的論理和回路と、第
１の排他的論理和回路の出力を一方の入力に受け、第２
の排他的論理和回路の出力を第１のインバータを介して
他方の入力に受け、出力が第１の端子に接続された第１
のＡＮＤ回路と、第１の排他的論理和回路の出力を第２
のインバータを介して一方の入力に受け、第２の排他的
論理和回路の出力を他方の入力に受け、出力が第２の端
子に接続された第２のＡＮＤ回路とを含んで構成できる
。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例を示したブロック図である。
２相インクリメンタル信号を発生する信号発生回路１０
は接続点１および２に互いの位相が変化するパルス信号
（以下、Ａ信号、Ｂ信号といい、第３図の■および■に
示す）をそれぞれ発生する。位相判別及び４逓倍クロ、
り発生回路は接続点１および２からＡ信号およびＢ信号
をそれぞれ受け、これらＡ信号とＢ信号の位相関係を判
別し、Ａ信号がＢ信号よシ進んだ位相関係の場合（仮に
ＣＷ方向と呼ぶ）には出力端４に４逓倍クロック信号（
第３図■参照）を発生し、Ｂ信号が入信号より進んだ位
相関係の場合（仮にＣＣＷ方向と呼ぶ）には出力端５に
４逓倍クロック信号（第３図■参照）を発生する。これ
ら出力端４および５に発生する４逓倍クロック信号を以
下ＫＣＷクロックおよびＣＣＷクロックと呼ぶ。出力端
４のＣＷクロックはＲＳクリップ・フロップ回路６のセ
ット人力Ｓに加えられ、出力端５のＣＣＷクロックはＲ
’３フリップフロップ回路６のリセット人力Ｒに加えら
れる。このＲＳＳフリツブフロ２回路６の出力端７に得
られる出力Ｑは真理値表１に従って第３図■に示すパル
スとなる。出力端４と５とはＯＢ回路８にも入力され、
その出力端子９に、第３図に■で示すパルスを出力する
。
は接続点１および２に互いの位相が変化するパルス信号
（以下、Ａ信号、Ｂ信号といい、第３図の■および■に
示す）をそれぞれ発生する。位相判別及び４逓倍クロ、
り発生回路は接続点１および２からＡ信号およびＢ信号
をそれぞれ受け、これらＡ信号とＢ信号の位相関係を判
別し、Ａ信号がＢ信号よシ進んだ位相関係の場合（仮に
ＣＷ方向と呼ぶ）には出力端４に４逓倍クロック信号（
第３図■参照）を発生し、Ｂ信号が入信号より進んだ位
相関係の場合（仮にＣＣＷ方向と呼ぶ）には出力端５に
４逓倍クロック信号（第３図■参照）を発生する。これ
ら出力端４および５に発生する４逓倍クロック信号を以
下ＫＣＷクロックおよびＣＣＷクロックと呼ぶ。出力端
４のＣＷクロックはＲＳクリップ・フロップ回路６のセ
ット人力Ｓに加えられ、出力端５のＣＣＷクロックはＲ
’３フリップフロップ回路６のリセット人力Ｒに加えら
れる。このＲＳＳフリツブフロ２回路６の出力端７に得
られる出力Ｑは真理値表１に従って第３図■に示すパル
スとなる。出力端４と５とはＯＢ回路８にも入力され、
その出力端子９に、第３図に■で示すパルスを出力する
。
真理値表１
次に、位相判別及び４逓倍クロック発生回路３について
説明する。任意の時点ｔでのＡ、Ｂ両信号の状態を（Ａ
ｔ、Ｂｔ）とし、その直前の状態を（Ａｏ ＊ Ｂｏ
）とすると、出力端４に得られるＣＷクロックは、第４
図に示したカルノー図に従って出力を生じ、出力端５に
得られるＣＣＷクロックは第５図に示したカルノー図に
従って出力を発生すればよい。これらのカルノー図に従
う出力を生じる回路を示したのが第２図である。
説明する。任意の時点ｔでのＡ、Ｂ両信号の状態を（Ａ
ｔ、Ｂｔ）とし、その直前の状態を（Ａｏ ＊ Ｂｏ
）とすると、出力端４に得られるＣＷクロックは、第４
図に示したカルノー図に従って出力を生じ、出力端５に
得られるＣＣＷクロックは第５図に示したカルノー図に
従って出力を発生すればよい。これらのカルノー図に従
う出力を生じる回路を示したのが第２図である。
即ち、第１図の接続点１，２に接続される入力端１／
、 ２１に時点ｔで供給される信号がＡｔ、Ｂｔであシ
、遅延回路１０１．１０２の出力がその直前の状態Ａｏ
、Ｂｏである。これら信号ＡｔとＢ。
、 ２１に時点ｔで供給される信号がＡｔ、Ｂｔであシ
、遅延回路１０１．１０２の出力がその直前の状態Ａｏ
、Ｂｏである。これら信号ＡｔとＢ。
との排他的論理和が排他的論理和回路１０３でとられ、
信号ＡｏとＢｔとの排他的論理和が排他的論理和回路１
０４でとられる。排他的論理和回路１０３の出力信号と
排他的論理和回路１０４の出力をインバータ１０６で反
転した信号との論理積がＡＮＤ回路１０７でとられ、出
力端４′にその出力がＣＷクロックとして取り出される
。排他的論理和回路１０３の出力をインバータ１０５で
反転した信号と排他的論理和回路１０４の出力信号との
論理積がＡＮＤ回路１０８でとられ、出力端５′にその
出力がＣＣＷクロックとして取シ出される。
信号ＡｏとＢｔとの排他的論理和が排他的論理和回路１
０４でとられる。排他的論理和回路１０３の出力信号と
排他的論理和回路１０４の出力をインバータ１０６で反
転した信号との論理積がＡＮＤ回路１０７でとられ、出
力端４′にその出力がＣＷクロックとして取り出される
。排他的論理和回路１０３の出力をインバータ１０５で
反転した信号と排他的論理和回路１０４の出力信号との
論理積がＡＮＤ回路１０８でとられ、出力端５′にその
出力がＣＣＷクロックとして取シ出される。
かかる位相判別及び４逓倍クロック発生回路３において
、出力端４′に得られるＣＷジクロりは、論理式（１）
に従い、出力端５′に得られるＣＣＷクロックは、論理
式（２）に従って生成される。
、出力端４′に得られるＣＷジクロりは、論理式（１）
に従い、出力端５′に得られるＣＣＷクロックは、論理
式（２）に従って生成される。
（Ａ ｔ ＯＢ ｏ ）・（ＡＯ■Ｂｔ） ・・・・
・・論理式（１）（ＡｏＯＢｔ） ・（Ａ ｔＯＢｏ
）−・・論理式（２）また、このとき、ＣＷジクロりお
よびＣＣＷクロ、りの各クロックパルスのパルス幅は、
遅延回路１０１及び１０２による遅延時間に等しくなっ
ている。
・・論理式（１）（ＡｏＯＢｔ） ・（Ａ ｔＯＢｏ
）−・・論理式（２）また、このとき、ＣＷジクロりお
よびＣＣＷクロ、りの各クロックパルスのパルス幅は、
遅延回路１０１及び１０２による遅延時間に等しくなっ
ている。
出力端４（又は４′）に得られるＣＷクロック信号をＲ
８クリップ・７０ツブ回路６のセット端子Ｓに入力し、
出力端５（又は５′）に得られるＣＣＷクロック信号金
同じＲＳフリ、プフロップ回路６のリセット端子Ｒに入
力することによシ、Ａ信号がＢ信号よシ位相が進んでい
る期間中は、ＲＳフリップフロップ回路６は継続してセ
ットされてその出力端７にアクティブレベルの信号を出
力する。逆に、Ａ信号がＢ信号よシ位相が遅れている期
間中はＲ８フリップフロ、プ回路６は継続してリセット
されてその出力端７にローレベルの信号を出力する。
８クリップ・７０ツブ回路６のセット端子Ｓに入力し、
出力端５（又は５′）に得られるＣＣＷクロック信号金
同じＲＳフリ、プフロップ回路６のリセット端子Ｒに入
力することによシ、Ａ信号がＢ信号よシ位相が進んでい
る期間中は、ＲＳフリップフロップ回路６は継続してセ
ットされてその出力端７にアクティブレベルの信号を出
力する。逆に、Ａ信号がＢ信号よシ位相が遅れている期
間中はＲ８フリップフロ、プ回路６は継続してリセット
されてその出力端７にローレベルの信号を出力する。
以上、説明したように本発明は位相判別及び４逓倍クロ
ック発生回路を非同期回路化したので位相判別が高速で
でき、しかも位相判別信号出力と、４逓倍クロック信号
出力とを独立にしたので、外部サンプリング・クロ、り
が不要で、しかもカウント・モード指定入力とカウント
・クロック入力とを備えたリバーシブル・カウンタに簡
単に直結できる等、その効果は犬である。
ック発生回路を非同期回路化したので位相判別が高速で
でき、しかも位相判別信号出力と、４逓倍クロック信号
出力とを独立にしたので、外部サンプリング・クロ、り
が不要で、しかもカウント・モード指定入力とカウント
・クロック入力とを備えたリバーシブル・カウンタに簡
単に直結できる等、その効果は犬である。
第１図は本発明の一実施例による位相判別処理回路の回
路図、第２図は本発明の一実施例に用いる位相判別及び
４逓倍クロック発生回路の回路図、第３図は第１図の各
部信号のタイミングチャート、第４図および第５図はそ
れぞれ位相判別及び４逓倍クロック発生回路の動作を説
明するカルノー図である。 １．２・・・・・・接続点、１／、２／・・・・・・入
力端、３・・・・・・位相判別及び４逓倍クロック発生
回路、４，５・・・・・・出力端子、４／ 、 Ｓ／・
・・・・・出力端、６・・・・・・ＲＳフリップ・フロ
ップ回路、７・・・・・・出力端子、８・・・・・・０
几回路、９・・・・・・出力端子、１０１．１０２・・
・・・・遅延回路、１０３，１０４・・・・・・排他的
論理和回路、１０５．１０６・・・・・・インバータ、
１０７．１０８・・・・・・ＡＮＤ回路、 ■・・・・・・接続点１の信号、■・・・・・・接続点
２の信号、■・・・・・・出力端子４の信号、■・・・
・・・出力端子５の信号、■・・・・・・出力端子７の
信号、■・・・・・・出力端子９の信号。 Ｂ６ ｉｓ図
路図、第２図は本発明の一実施例に用いる位相判別及び
４逓倍クロック発生回路の回路図、第３図は第１図の各
部信号のタイミングチャート、第４図および第５図はそ
れぞれ位相判別及び４逓倍クロック発生回路の動作を説
明するカルノー図である。 １．２・・・・・・接続点、１／、２／・・・・・・入
力端、３・・・・・・位相判別及び４逓倍クロック発生
回路、４，５・・・・・・出力端子、４／ 、 Ｓ／・
・・・・・出力端、６・・・・・・ＲＳフリップ・フロ
ップ回路、７・・・・・・出力端子、８・・・・・・０
几回路、９・・・・・・出力端子、１０１．１０２・・
・・・・遅延回路、１０３，１０４・・・・・・排他的
論理和回路、１０５．１０６・・・・・・インバータ、
１０７．１０８・・・・・・ＡＮＤ回路、 ■・・・・・・接続点１の信号、■・・・・・・接続点
２の信号、■・・・・・・出力端子４の信号、■・・・
・・・出力端子５の信号、■・・・・・・出力端子７の
信号、■・・・・・・出力端子９の信号。 Ｂ６ ｉｓ図
Claims (1)
- 【特許請求の範囲】 １）互いに位相が変化するパルス信号を入力する第１お
よび第２の入力端子と、前記第１および第２の入力端子
に入力される前記パルス信号の位相を判別し、位相関係
に応じて第１の出力端又は第２の出力端に複数のクロッ
クパルスからなるパルス信号を発生する位相判別・クロ
ックパルス発生回路と、前記第１の出力端にセット入力
端が接続され、前記第２の出力端にリセット入力端が接
続されたＲＳフリップ・フロップ回路と、前記ＲＳフリ
ップ・フロップからの出力をとり出す出力端子とを含む
ことを特徴とする位相判別処理回路。 ２）前記位相判別・クロックパルス発生回路は、前記第
１の入力端子が一方の入力に接続され、前記第２の入力
端子が第１の遅延回路を通して他方の入力に接続された
第１の排他的論理和回路と、前記第２の入力端子が一方
の入力に接続され、前記第１の入力端子が第２の遅延回
路を通して他方の入力に接続された第２の排他的論理和
回路と、前記第１の排他的論理和回路の出力が一方の入
力に接続され、前記第２の排他的論理和回路の出力が第
１のインバータを介して他方の入力に接続され、かつそ
の出力が前記第１の出力端に接続された第１の論理積回
路と、前記第２の排他的論理和回路の出力が一方の入力
に接続され、前記第１の排他的論理和回路の出力が他方
の入力に接続され、かつその出力が前記第２の出力端に
接続された第２の論理積回路とを含むことを特徴とする
特許請求の範囲第１項記載の位相判別処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265853A JP2534686B2 (ja) | 1986-11-07 | 1986-11-07 | 位相判別処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265853A JP2534686B2 (ja) | 1986-11-07 | 1986-11-07 | 位相判別処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63119319A true JPS63119319A (ja) | 1988-05-24 |
| JP2534686B2 JP2534686B2 (ja) | 1996-09-18 |
Family
ID=17422984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265853A Expired - Lifetime JP2534686B2 (ja) | 1986-11-07 | 1986-11-07 | 位相判別処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534686B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020013101A1 (ja) * | 2018-07-10 | 2020-01-16 | ソニー株式会社 | 信号処理回路、信号処理装置及び信号処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542535A (en) * | 1978-09-19 | 1980-03-25 | Sanraku Inc | L-aminoacylase and its preparation |
| JPS58120921U (ja) * | 1982-01-11 | 1983-08-17 | 八重洲無線株式会社 | クロツク信号回路の構成 |
| JPS58142621A (ja) * | 1982-02-17 | 1983-08-24 | Mitsubishi Electric Corp | ２相クロツク判別回路 |
-
1986
- 1986-11-07 JP JP61265853A patent/JP2534686B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542535A (en) * | 1978-09-19 | 1980-03-25 | Sanraku Inc | L-aminoacylase and its preparation |
| JPS58120921U (ja) * | 1982-01-11 | 1983-08-17 | 八重洲無線株式会社 | クロツク信号回路の構成 |
| JPS58142621A (ja) * | 1982-02-17 | 1983-08-24 | Mitsubishi Electric Corp | ２相クロツク判別回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020013101A1 (ja) * | 2018-07-10 | 2020-01-16 | ソニー株式会社 | 信号処理回路、信号処理装置及び信号処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534686B2 (ja) | 1996-09-18 |
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