SU1256199A2 - Делитель частоты на три - Google Patents
Делитель частоты на три Download PDFInfo
- Publication number
- SU1256199A2 SU1256199A2 SU853867604A SU3867604A SU1256199A2 SU 1256199 A2 SU1256199 A2 SU 1256199A2 SU 853867604 A SU853867604 A SU 853867604A SU 3867604 A SU3867604 A SU 3867604A SU 1256199 A2 SU1256199 A2 SU 1256199A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- frequency divider
- time
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к импульсной технике, может быть испольго- вано в цифровых вычислительных устройствах и вл етс дополнительным к авт. св. № 917357. Цель изобретени - расширение функциональных возможностей устройства. Делитель частоты содержит триггеры 1 и 2 и элемент НЕ 3. Введение мажоритарного элемента 5 и выходной шины 6 обеспечивает возможность получени импульсов со скважностью, равной двум. 1 ил. (Л с
Description
Изобретение относитс к импульсной технике, может быть использовано в цифровых вычислительных устройствах и вл етс ycoBepDjeHCTBOBa- .нием иэвестного устройства по авт. св. № 917357.
Цель изобретени - расширение функциональных возможностей путем обеспечени возможности получени импульсов со скважностью, равной двум.
На чертеже приведена электрическа функциональна схема устройства
Делитель частоты на три содержит первый и второй триггеры 1 и 2,6- вход первого из которых соединен через элемент НЕ 3 с входной шиной 4 и С -входом второго триггера 2, R-вход которого соединен с инверсным выходом и D -входом первого триггера 1, R -вход которого соединен с инверсным выходом и D -входом , второго триггера 2, мажоритарный элемент 5, выход которого соединен с дополнительной выходнйй шиной 6, а первый, второй и третий входы - соответственно с инверсным вьгходоМ первого триггера 1, пр мым выходом второго триггера 2 и С -входом второго триггера 2. .
Устройство работает следующим образом .
Пусть в исходном состо нии устройства оба триггера 1 и 2 наход тс в нулевом состо нии, тогда на 1 - входах у обоих триггеров присутствует единичньй сигнал, на их входах также присутствует единичный.сигнал, т.е. оба. триггера подготовлены к приему информации, присутствующей на D-входах. Запись информации в триггеры 1 и 2 производитс на С -входах при положительном перепаде сигнала. На первый вход элемента 5 поступает единичный уровень с инверсного выхода триггера 1, на второй и третий входы - нулевые уровни с пр мого выхода триггера 2 и с шины 4. Так как элемент 5 обеспечивает прохождение сигнала на выход двух из трех входных сигналов например, с инверсией, то на его выходе присутствует единичный сигнал.
В момент времени t (момент прихода положительного перепада .первого входного импульса) на выходе элемента 5 формируетс нулевой сигнал, так как уже на двух его входах при
5
0
сутствует единичньй сигнал. Через
д. (врем задержки переключе . врем S
ни триггера 2) на втором входе мажоритарного элемента 5 по вл етс единичньй сигнал. С момента времени Ъе (врем окончани первого входного импульса ) до момента времени t на выходе элемента 5 поддерживаетс нулевой сигнал за счет единичных сигналов с выходов триггеров 1 и 2. В момент времени t (врем прихода положительного перепада второго входного импульса) на всех трех входах элемента 5 единичный сигнал, а на его выходе сохран етс нулевой сигнал . Через врем на выходе триггера 1 формируетс нулевой сигнал, т.е. на двух входах элемента 5 присутствуют единичные сигналы, следовательно , на шине 6 сохран етс нулевой сигнал. С окончанием второго входного импульса (момент времени i ) только на первом входе элемента 5 присутствует единичный сигнал.Таким
5 образом, на выходе элемента 5 формируетс единичный сигнал. Через врем переключени триггера 1 на его инверсном выходе формируетс нулевой сигнал, т.е. на всех входах элемен0 та 5 присутствуют единичные сигналы , а на его выходе - нулевой сигнал. Третий входной импульс не вызывает изменени состо ний элементов схемы. После окончани третьего входного
5 импульса (момент времени t ) устройство находитс в исходном состо нии. С поступлением послед5тощих входных импульсов цикл работы устройства повтор етс .
Таким образом, предлагаемое устройство формирует на выходах триггеров 1 и 2 две сдвинутые во времени импульсные последовательности со скважностью , равной трем, а на дополнительной выходной шине 6 - импульсную последовательность со скважностью, равной двум.
Claims (1)
- 50 Формула изобретени№Делитель частоты на три по авт.св. 917357, птлича.ющийс55тем, что, с целью расширени функциональных возможностей путем обеспечени возможности получени импульсов со скважностью, равной двум, в него введены дополнительна выходна шина312561994и мажоритарный элемент, первый вход вход которого соединен с третьим которого соединен с инверсным выхо- входом мажоритарного Элемента, выкод дом первого триггера, второй - с пр - которого соединен с дополнительной мым выходом второго триггера. выходной шиной.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853867604A SU1256199A2 (ru) | 1985-03-14 | 1985-03-14 | Делитель частоты на три |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853867604A SU1256199A2 (ru) | 1985-03-14 | 1985-03-14 | Делитель частоты на три |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU917357 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1256199A2 true SU1256199A2 (ru) | 1986-09-07 |
Family
ID=21167138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853867604A SU1256199A2 (ru) | 1985-03-14 | 1985-03-14 | Делитель частоты на три |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1256199A2 (ru) |
-
1985
- 1985-03-14 SU SU853867604A patent/SU1256199A2/ru active
Non-Patent Citations (1)
Title |
---|
, Авторское свидетельство СССР № 917357, кл. Н-03 К 23/48, 04.04.80. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4119910A (en) | Method and apparatus for detecting whether phase difference between two signals is constant | |
KR940005006B1 (ko) | 분할비율이 변화될 수 있는 주파수 분할회로 | |
SU1256199A2 (ru) | Делитель частоты на три | |
KR880009483A (ko) | 디지탈 페이즈 룩크트 루프용 입력회로 | |
SU1533001A1 (ru) | Делитель частоты | |
SU684710A1 (ru) | Фазоимпульсный преобразователь | |
SU1615890A1 (ru) | Преобразователь пр мого кода в относительный | |
SU1213540A1 (ru) | Делитель частоты с нечетным коэффициентом делени | |
SU1190502A1 (ru) | Устройство дл формировани импульсов разностной частоты | |
SU1288928A1 (ru) | Устройство дл передачи фазоманипулированного сигнала | |
SU1272502A1 (ru) | Делитель частоты импульсов | |
SU1081804A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1019606A1 (ru) | Устройство дл выделени импульса | |
SU1651374A1 (ru) | Синхронный делитель частоты | |
SU1531185A1 (ru) | Устройство синхронизации импульсов | |
SU708527A1 (ru) | Преобразователь двоичной последовательности в дуобинарную | |
SU1734199A1 (ru) | Устройство синхронизации импульсов | |
SU1624673A1 (ru) | Устройство дл преобразовани последовательности импульсов | |
SU530465A1 (ru) | Делитель частоты повторени импульсов на восемнадцать | |
SU1174872A1 (ru) | Измерительный преобразователь переменного напр жени в посто нное | |
SU1312743A1 (ru) | Устройство дл декодировани кода Миллера | |
SU783969A1 (ru) | Устройство дл выделени одиночного импульса | |
SU985929A1 (ru) | Импульсный частотно-фазовый детектор | |
SU646444A1 (ru) | Делитель частоты импульсов | |
SU1504800A1 (ru) | Синхронный делитель частоты |