JPS62249538A - 信号同期化方法 - Google Patents
信号同期化方法Info
- Publication number
- JPS62249538A JPS62249538A JP61093804A JP9380486A JPS62249538A JP S62249538 A JPS62249538 A JP S62249538A JP 61093804 A JP61093804 A JP 61093804A JP 9380486 A JP9380486 A JP 9380486A JP S62249538 A JPS62249538 A JP S62249538A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- selector
- outputs
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 12
- 230000003111 delayed effect Effects 0.000 claims abstract description 12
- 230000001360 synchronised effect Effects 0.000 claims abstract description 9
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は信号同期化方法、特に２つの信号間の同期化を
、これらの信号と同程度の周波数信号を使って行ない得
るようにした信号同期化方法に関するものである。
、これらの信号と同程度の周波数信号を使って行ない得
るようにした信号同期化方法に関するものである。
従来の技術
２つの信号を同期化するには種々の方法があるが、その
一つの実現例としては例えば第３図に示すようなものが
ある。この信号同期化回路は、入力信号Ａとクロック信
号ＣＫとを受け、ゲート信号を出力するゲート回路１と
、ゲート信号ＧＴとクロック信号ＣＫとを受け、同期化
された信号Ｂ′を出力するカウンタ回路２とから成る。
一つの実現例としては例えば第３図に示すようなものが
ある。この信号同期化回路は、入力信号Ａとクロック信
号ＣＫとを受け、ゲート信号を出力するゲート回路１と
、ゲート信号ＧＴとクロック信号ＣＫとを受け、同期化
された信号Ｂ′を出力するカウンタ回路２とから成る。
このような信号同期化回路においては、第４図に示すよ
うに、信号Ａをクロック信号ＣＫでサンプリングし、こ
の信号Ａの立上シ部分ａでクロック信号ＣＫの１周期分
の幅を特つゲート信号ＧＴをゲート回路１から出力する
。そしてこのゲート信号ＧＴによってカウンタ回路２に
ロードをかけてカウンタを初期化すると共にクロック信
号ＣＫを分周し、信号Ａの立上りａに同期した信号Ｂ′
を作成し、２信号間の同期化を行なう。
うに、信号Ａをクロック信号ＣＫでサンプリングし、こ
の信号Ａの立上シ部分ａでクロック信号ＣＫの１周期分
の幅を特つゲート信号ＧＴをゲート回路１から出力する
。そしてこのゲート信号ＧＴによってカウンタ回路２に
ロードをかけてカウンタを初期化すると共にクロック信
号ＣＫを分周し、信号Ａの立上りａに同期した信号Ｂ′
を作成し、２信号間の同期化を行なう。
発明が解決しようとする問題点
しかしながら、このような従来の信号同期化方法によれ
ば、クロック信号ＣＫは、信号Ａと信号Ｂ′の同期化誤
差ｔを小さくしようとすると、非常に高い周波数のもの
が必要となる。即ち、同期化誤差ｔはクロック信号ＣＫ
の周期Ｔによって決定され、例えばｔを１０ｎｓ（ナノ
秒）にしようとするとＴはＩｏｎｓを必要とし、従って
クロック信号ＣＫは１００ＭＨｚに設定する必要がある
。このようなりロック信号を生成するための回路を実現
するには、ＥＣＬ素子を用いる必要があり、コストの点
からも、或は電源や他回路とのレベル変換に問題が生じ
るという事態が起っている。
ば、クロック信号ＣＫは、信号Ａと信号Ｂ′の同期化誤
差ｔを小さくしようとすると、非常に高い周波数のもの
が必要となる。即ち、同期化誤差ｔはクロック信号ＣＫ
の周期Ｔによって決定され、例えばｔを１０ｎｓ（ナノ
秒）にしようとするとＴはＩｏｎｓを必要とし、従って
クロック信号ＣＫは１００ＭＨｚに設定する必要がある
。このようなりロック信号を生成するための回路を実現
するには、ＥＣＬ素子を用いる必要があり、コストの点
からも、或は電源や他回路とのレベル変換に問題が生じ
るという事態が起っている。
本発明はこのような従来の問題点に着目してなされたも
ので、その目的は、特別に高い周波数のクロック信号を
使用することなく高精度の同期処理が可能な信号同期化
方法を提供することである。
ので、その目的は、特別に高い周波数のクロック信号を
使用することなく高精度の同期処理が可能な信号同期化
方法を提供することである。
問題点を解決するだめの手段
本発明は前記目的を達成するために遅延時間の異なる複
数の遅延素子を有する遅延回路と、この遅延回路からの
複数の出力を保持する手段と、このラッチに保持された
信号を解読する手段とを備え、一つの信号入力に対して
複数の遅延回路出力から一つの出力を選択出力して同期
化させるようにしたことを要旨とする。
数の遅延素子を有する遅延回路と、この遅延回路からの
複数の出力を保持する手段と、このラッチに保持された
信号を解読する手段とを備え、一つの信号入力に対して
複数の遅延回路出力から一つの出力を選択出力して同期
化させるようにしたことを要旨とする。
作用
同期化すべき信号を複数の遅延素子を有する遅延回路に
入力すると共に複数にわたる遅延出力を得、この遅延出
力を同期化されるべき入力信号Ａに基づいて解読し、こ
の解読処理の結果として、前記複数の遅延出力のうちの
一つを選択し同期化した信号Ｂ′として出力する。
入力すると共に複数にわたる遅延出力を得、この遅延出
力を同期化されるべき入力信号Ａに基づいて解読し、こ
の解読処理の結果として、前記複数の遅延出力のうちの
一つを選択し同期化した信号Ｂ′として出力する。
実施例
第１図は本発明の同期化方法を実行するための制御回路
の一実施例を示す図である。この実施例に係る制御回路
は、遅延時間の異なる複数の遅延素子を内蔵する遅延回
路３と、この遅延回路３からの複数の遅延出力信号を保
持するラッチ回路４と、ラッチ回路４に保持された複数
の遅延信号から一つを割出すエンコーダ５と、入力信号
Ａに基づき同期化タイミングをとるためのゲート信号Ｇ
Ｔを出力するゲート回路６と、複数の遅延回路出力信号
の中から、エンコーダ５からのデータ信号によって一つ
を選択し、出力するセレクタ７とから成る。
の一実施例を示す図である。この実施例に係る制御回路
は、遅延時間の異なる複数の遅延素子を内蔵する遅延回
路３と、この遅延回路３からの複数の遅延出力信号を保
持するラッチ回路４と、ラッチ回路４に保持された複数
の遅延信号から一つを割出すエンコーダ５と、入力信号
Ａに基づき同期化タイミングをとるためのゲート信号Ｇ
Ｔを出力するゲート回路６と、複数の遅延回路出力信号
の中から、エンコーダ５からのデータ信号によって一つ
を選択し、出力するセレクタ７とから成る。
このような構成において、第２図に示すように遅延回路
３に入力した信号Ｂは、遅延時間ｄずつ遅延した出力信
号Ｂ１、Ｂ２、・・・・・・・Ｂｎをセレクタ７とラッ
チ回路４に送る０ラッチ回路４は信号Ａから作成した同
期タイミング用のゲート信号ＧＴ立上シによって遅延出
力信号Ｂ１、Ｂ２、・・・・・Ｂｎをラッチし、更にこ
の遅延出力信号を、エンコーダ５によってエンコードし
、セレクタ７に送る。
３に入力した信号Ｂは、遅延時間ｄずつ遅延した出力信
号Ｂ１、Ｂ２、・・・・・・・Ｂｎをセレクタ７とラッ
チ回路４に送る０ラッチ回路４は信号Ａから作成した同
期タイミング用のゲート信号ＧＴ立上シによって遅延出
力信号Ｂ１、Ｂ２、・・・・・Ｂｎをラッチし、更にこ
の遅延出力信号を、エンコーダ５によってエンコードし
、セレクタ７に送る。
セレクタ７はエンコーダ５からのエンコードデータによ
って、信号Ａの立上シに最も近接している立上シをもつ
信号（第２図に示された事例ではＢ２）を選択し、同期
化信号Ｂ′として出力する。なおこ方法によれば同期化
誤差としてはｔ′が生じるがこの同期化誤差は最大ｄの
範囲内に抑えられる。
って、信号Ａの立上シに最も近接している立上シをもつ
信号（第２図に示された事例ではＢ２）を選択し、同期
化信号Ｂ′として出力する。なおこ方法によれば同期化
誤差としてはｔ′が生じるがこの同期化誤差は最大ｄの
範囲内に抑えられる。
しかも遅延時間ｄは遅延素子の設定を変更することによ
って自由に延線することが出来るから従来の如く、高い
周波数信号の周期をとるために犬がか９なりロック信号
発生回路を構成する必要はない。
って自由に延線することが出来るから従来の如く、高い
周波数信号の周期をとるために犬がか９なりロック信号
発生回路を構成する必要はない。
発明の詳細
な説明したように、本発明によれば遅延回路、ラッチ回
路、エンコーダ及びセレクタを用いて２つの同期化した
い信号のみで同期化処理ができるから、前記同期化した
い二つの信号よシ高い周波数の信号を必要とせず、ＥＣ
Ｌ等の素子で回路を構成しなければならない場合でも、
ＴＴＬ等の動作スピードの遅い素子で同程度の機能の回
路構成が可能となシ、構造が簡単で、安価且つ電源の種
類が少なくて済む等の効果が得られる。
路、エンコーダ及びセレクタを用いて２つの同期化した
い信号のみで同期化処理ができるから、前記同期化した
い二つの信号よシ高い周波数の信号を必要とせず、ＥＣ
Ｌ等の素子で回路を構成しなければならない場合でも、
ＴＴＬ等の動作スピードの遅い素子で同程度の機能の回
路構成が可能となシ、構造が簡単で、安価且つ電源の種
類が少なくて済む等の効果が得られる。
第１図は本発明の同期化方法を実行するための制御回路
の一実施例を示すブロック図、第２図は第１図の制御回
路の動作状態を示すタイムチャート、第３図は従来の信
号同期化回路の構成を示すブロック図、第４図は第３図
の回路の動作状態を示すタイムチャートである。 ３・・・遅延回路、４・・・ラッチ回路、５・・・エン
コーダ、６・・・ゲート回路、７・・・セレクタ６代理
人の氏名 弁理士 中 尾 敏 男 ほか１名第 １
図 第 ２ 図 第３厘 第４図
の一実施例を示すブロック図、第２図は第１図の制御回
路の動作状態を示すタイムチャート、第３図は従来の信
号同期化回路の構成を示すブロック図、第４図は第３図
の回路の動作状態を示すタイムチャートである。 ３・・・遅延回路、４・・・ラッチ回路、５・・・エン
コーダ、６・・・ゲート回路、７・・・セレクタ６代理
人の氏名 弁理士 中 尾 敏 男 ほか１名第 １
図 第 ２ 図 第３厘 第４図
Claims (1)
- 遅延時間の異なる複数の遅延素子を有する遅延回路と、
遅延回路からの複数の遅延出力信号を保持する手段と、
このラッチに保持された複数の遅延出力信号から一つを
割出すエンコーダと、入力信号から同期化タイミング信
号を作成するゲート回路と、エンコーダからのデータ信
号によって複数の遅延出力信号の中から一つを選択して
出力するセレクタとを備え、一つの信号入力に対して複
数の遅延回路出力から一つの出力選択して同期化させる
ようにしたことを特徴とする信号同期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093804A JPS62249538A (ja) | 1986-04-23 | 1986-04-23 | 信号同期化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093804A JPS62249538A (ja) | 1986-04-23 | 1986-04-23 | 信号同期化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249538A true JPS62249538A (ja) | 1987-10-30 |
Family
ID=14092599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093804A Pending JPS62249538A (ja) | 1986-04-23 | 1986-04-23 | 信号同期化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249538A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58172081A (ja) * | 1982-04-02 | 1983-10-08 | Hitachi Ltd | 同期クロツク発生回路 |
| JPS58201479A (ja) * | 1982-05-20 | 1983-11-24 | Matsushita Electric Ind Co Ltd | クロツク再生装置 |
| JPS59225641A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | 復調方式 |
-
1986
- 1986-04-23 JP JP61093804A patent/JPS62249538A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58172081A (ja) * | 1982-04-02 | 1983-10-08 | Hitachi Ltd | 同期クロツク発生回路 |
| JPS58201479A (ja) * | 1982-05-20 | 1983-11-24 | Matsushita Electric Ind Co Ltd | クロツク再生装置 |
| JPS59225641A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | 復調方式 |
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