JPH10199228A

JPH10199228A - メモリ回路

Info

Publication number: JPH10199228A
Application number: JP9221748A
Authority: JP
Inventors: Ulrich Skowronek; スコヴロネクウルリッヒ; Giuliano Imondi; イモンディグイリアノ
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 1996-08-16
Filing date: 1997-08-18
Publication date: 1998-07-31
Also published as: TW364271B; SG53045A1; KR19980018678A; EP0825610A1

Abstract

(57)【要約】【課題】１２ビット幅、８ビット幅、あるいは９ビッ
ト幅のいずれにおけるデータストリームをもサポートで
きるメモリ回路１０を提供する。【解決手段】外部入力ポート１４とコアデータ入力２
２との間に挿入された入力再フォーマッティングユニッ
ト２６は外部入力ポート１４へ与えられたデータワード
を予め決められた数のデータビットのフォーマットを有
するデータワードへ再フォーマットする。メモリコア２
０のコアデータ出力２４と外部出力ポート１６との間に
挿入された出力再フォーマッティングユニット２８は、
コアデータ出力のデータワードを前記入力再フォーマッ
ティングユニット２６とは逆のやり方で再フォーマット
する。制御ユニット３０は外部入力ポート１４へ与えら
れるデータワードのフォーマットに依存して、再フォー
マッティングユニット２６、２８の動作モードをセット
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、予め決められたデ
ータビット数を有するフォーマットでデータワードを記
憶するためのメモリ回路に関する。本発明のメモリ回路
は、外部入力ポートおよび外部出力ポートのほかに、前
記データワードの読み書きを制御する信号を受信するた
めの制御入力を有し、さらに、各々が前記予め決められ
たデータビット数に対応する複数の端子を有する、コア
データ入力およびコアデータ出力を含むメモリコアを有
している。

【０００２】

【従来の技術】最近のテレビ受信機の多くは、同調機に
よって受信されたデータに対してデジタル映像処理を実
行するモジュールを内蔵している。そのようなデジタル
映像処理の例は、１００Ｈｚフィールドレートでの上位
コンバージョンあるいはＰＡＬｐｌｕｓ信号ストリーム
内に含まれる付加的なデータによって映像の向上を図っ
たＰＡＬｐｌｕｓデコーディングである。

【０００３】１００ＨｚあるいはＰＡＬｐｌｕｓのデジ
タルビデオ処理モジュールを備えた市販のテレビ受信機
のほとんどは、入力のアナログ信号を４対１のカラー二
次サンプリング比率でもってデジタル化している。すな
わち、信号の２つのクロミナンス成分、ＣｒおよびＣｂ
が、輝度成分Ｙのサンプリングに使用されるレートのわ
ずか４分の１のレートでサンプリングされる。このよう
な特別なカラー二次サンプリング方式は、通常、Ｙ：Ｃ
ｒ：Ｃｂのサンプリングを表す比率を用いて４：１：１
方式と呼ばれている。

【０００４】４：１：１方式のカラー二次サンプリング
は自然な映像から取り出されるテレビ信号に関しては受
け入れられる。それは、そこに含まれる色情報のスペク
トルが輝度成分のスペクトルの４分の１よりも小さいか
らである。しかし、プロフェッショナルな領域では、通
常４：２：２のカラー二次サンプリングが採用されてい
る。この場合、ＣｒおよびＣｂの成分は輝度成分のレー
トの半分で、言い換えれば４：１：１方式の２倍の速度
でサンプリングされる。４：２：２の二次サンプリング
によれば、デジタル化された信号の色忠実度は２倍とな
る。これは多くのビデオ作製に必要とされる尺度となっ
ている。それというのも、スタジオやプロダクション環
境においてはクロマ・キーイング（ｃｈｒｏｍａｋｅ
ｙｉｎｇ）に関して必要となるように、非自然的な情報
信号が自然の映像素材に重畳されることがしばしば発生
し、その結果、信号のカラー成分ＣｒおよびＣｂの周波
数スペクトルがより高いものとなるからである。

【０００５】４：２：２カラー二次サンプリングの別の
応用分野はマルチメディアである。そこでは自然なテレ
ビ映像から取り出された信号が、コンピュータ計算によ
って人工的に生成された信号と混ぜ合わされる。その場
合にも、結果の信号からの色周波数スペクトルは大幅に
拡がり、４：２：２の二次サンプリングの高い色忠実度
が必要となる。

【０００６】１００Ｈｚや映像強調を伴うＰＡＬｐｌｕ
ｓのようなデジタルビデオ処理を実行するためには、１
個または複数個のフィールドメモリが必要となる。その
正確な数は用いられる処理の複雑さに依存する。現在の
市販のテレビ受信機に組み込まれたそのようなデジタル
処理モジュールのほとんどすべてが４：１：１のカラー
二次サンプリングを採用している。そのような作業のた
めの理想的なフィールドメモリは約３Ｍｂ（メガビッ
ト）の容量を持ち、１２ビットのデータ幅を持つもので
ある。テキサスインスツルメンツ社製のフィールドメモ
リＴＭＳ４Ｃ２９７３はそのようなフィールドメモリの
一例である。このフィールドメモリのメモリコアには、
データワードは１２ビットのデータワードとして記憶さ
れる。輝度およびクロミナンス成分がそれぞれ８ビット
を有するデータワードであるため、１２ビットワードと
いうのは４：１：１の二次サンプリング方式で使用する
のに適している。メモリコア中の各１２ビットデータワ
ードが、８ビットの輝度成分、クロミナンス成分Ｃｒの
２ビット、およびクロミナンス成分Ｃｂの２ビットを含
む。４個の１２ビットワードで、４個の輝度成分と、１
個のクロミナンス成分Ｃｒ、１個のクロミナンス成分Ｃ
ｂのための記憶容量を提供できる。

【０００７】

【発明の解決しようとする課題】デジタル処理機能を備
えた未来のテレビ受信機は、製造年次の関数としてます
ます多量のマルチメディア信号を取り扱うようになるで
あろう。従って、未来の受信機を設計するテレビ製造メ
ーカーは、４：２：２方式に従って二次サンプリングさ
れるビデオ信号を記憶する能力を有するメモリをますま
す求めるようになっている。そのようなメモリは、約４
Ｍｂという高い記憶容量を持ち、それらは一般的に１６
ビット幅に構成される。このような構成では、メモリ中
の各１６ビットの記憶場所が１個の８ビット輝度データ
ワードと、２個の８ビットクロミナンスデータワードＣ
ｒまたはＣｂのうちの１個とを収容することができる。
４：２：２のカラー二次サンプリング方式に従えば、２
個の輝度データワードの組に対して１個のクロミナンス
成分Ｃｒおよび１個のクロミナンス成分Ｃｂを加えるこ
とができる。

【０００８】近年、デジタルビデオ用の未来型の高信号
忠実なメモリとしての別の要求が生まれてきている。ま
すます多くのテレビ受信機製造メーカーが、輝度および
クロミナンス成分として８ビットのデータ幅では不十分
だと認識するようになっており、その代わりに、９ビッ
トデータワードを取り扱えるフィールドメモリを使いた
がっている。もしデータ幅がこのように増えたならば、
４：２：２二次サンプリングを備えたデジタルテレビモ
ジュールは１８ビット幅のメモリと１８ビット幅のデー
タ経路とを必要とすることになり、そのことはそのよう
なメモリのコストを大幅に引き上げることになろう。

【０００９】以上の説明から分かるように、４：１：１
のカラー二次サンプリング環境のほかに４：２：２カラ
ー二次サンプリング環境でも動作するのに適したフィー
ルドメモリであって、１２ビット幅、８ビット幅、ある
いは９ビット幅のいずれにおけるデータストリームをも
サポートできて、しかも１２ビットのみをサポートする
メモリと比べてメモリコストを引き上げることのないフ
ィールドメモリに対する需要が存在する。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、本発明に従うメモリ回路は、外部入力ポートとコア
データ入力との間に入力再フォーマッティングユニット
が挿入されており、それを制御することによって、外部
入力ポートへ与えられる、予め決められた数と異なるデ
ータビット数を有する少なくとも１つのフォーマットに
あるデータワードを、前記予め決められた数のデータビ
ットのフォーマットを有するデータワードへ再フォーマ
ットして、それらの再フォーマットしたデータワードを
コアデータ入力へ供給することができ、さらに、メモリ
コアのデータ出力と外部出力ポートとの間には出力再フ
ォーマッティングユニットが挿入されており、それがメ
モリコアのコアデータ出力によって供給されるデータワ
ードを前記入力再フォーマッティングユニットとは逆の
やり方で、外部入力ポートにおけるデータワードのフォ
ーマットへ再フォーマットして、それらの再フォーマッ
トしたデータワードを外部出力ポートへ供給することが
でき、さらに、外部入力ポートへ与えられるデータワー
ドのフォーマットに依存して、またこのフォーマットに
対して割り当てられかつ制御入力へ与えられた制御信号
の組み合わせおよび／またはシーケンスの制御のもと
で、前記再フォーマッティングユニットの再フォーマッ
ティングモードをセットする制御ユニットを備えている
ことを特徴とする。

【００１１】このタイプのメモリ回路は、上述の、例え
ばテキサスインスツルメンツ社のＴＭＳ４Ｃ２９７３の
ような現在のフィールドメモリとプラグイン互換性を持
ち、差し込むだけで置換できる。再フォーマッティング
ユニットが加わったことで、このメモリ回路は４：１：
１のカラー二次サンプリングに加えて４：２：２のカラ
ー二次サンプリングをサポートし、さらにそれは３つの
ビデオ成分Ｙ、Ｃｒ、Ｃｂの各々に対して８ビットデー
タ幅と９ビットデータ幅とをサポートする。望みの用途
に依存して、回路の既存の制御入力に対して対応する制
御信号を供給することによって、このメモリ回路を必要
な動作モードへ切り替えることができる。

【００１２】本発明のその他の目的、特徴、および利点
は以下の説明および添付図面から明らかになろう。

【００１３】

【発明の実施の形態】図１には、本発明に従うメモリ回
路１０のブロック図が示されている。このメモリ回路は
外部入力ポート１４と外部出力ポート１６とを有する。
外部入力ポートおよび外部出力ポートはそれぞれ、１２
ビットまでの幅を有するデータワードを受信および供給
することができるように１２本の端子を有している。加
えて、本メモリ回路の読み出しおよび書き込み動作を制
御するために必要な制御信号を供給するための制御端子
１８が設けられている。

【００１４】本メモリ回路はさらに、必要な数のデータ
ワードを記憶するためのメモリセルを含むメモリコア２
０を含んでいる。メモリコア１０は１２ビットのデータ
ワードを記憶するのに適したものとなっている。すなわ
ち、それは１２ビット幅のデータワードを受信するコア
データ入力２２を有し、さらに１２ビット幅のデータワ
ードを出力するコアデータ出力を有している。このコア
データ入力２２およびデータ出力２４は両方とも、１２
ビット幅のデータワードを受信および供給するために１
２本の端子を有している。

【００１５】外部入力ポート１４とコアデータ入力２２
との間に入力再フォーマッティングユニット２６が挿入
されており、それは、もしも外部入力ポートに受信され
るデータワードがメモリコア２０のコアデータ入力２２
へ供給するために必要な１２ビット幅のデータワードと
異なっていれば、それらのデータワードを再フォーマッ
トするのに適したものとなっている。さらに、コアデー
タ出力２４と外部出力ポート１６との間には出力再フォ
ーマッティングユニット２８が挿入されている。この出
力再フォーマッティングユニットは、入力再フォーマッ
ティングユニット２６の動作とは逆のデータ再フォーマ
ッティングを実行する。

【００１６】メモリコア２０中の読み書き動作と、再フ
ォーマッティングユニット２６および２８の再フォーマ
ッティングモードとの両方を制御するために制御ユニッ
ト３０が設けられている。

【００１７】図２には、入力再フォーマッティングユニ
ット２６のより詳細なブロック図が示されている。この
ブロック図は実際の構造を示すものではなくて、本ユニ
ットの動作原理を説明する目的のためのものである。

【００１８】入力再フォーマッティングユニット２６は
外部入力ポート１４から８、９、あるいは１２ビットを
有するデータワードを受信する。スイッチ３２を使用す
ることによって、これらのデータワードを、直接に、あ
るいは８／１２の再フォーマッタ３４、あるいは９／１
２の再フォーマッタ３６を経由してメモリコア２０のコ
アデータ入力２２へ送ることができる。スイッチ３２
は、外部入力ポート１４へ供給されるデータワードの幅
に依存して制御ユニット３０によって生成される制御信
号によって制御される。

【００１９】出力再フォーマッティングユニット２８の
より詳細なブロック図が図３に示されている。ここに示
されたように、メモリコア２０によってコアデータ入力
２４に供給される１２ビットのデータワードはスイッチ
３８へ供給されて、それはその位置に依存して、それら
のデータワードを直接に、あるいは１２／８の再フォー
マッタ４０、あるいは１２／９の再フォーマッタ４２を
経由して、外部出力ポート１６へ転送する。スイッチ３
２の位置は再フォーマッティングユニット２６と同じ
く、制御ユニット３０からの制御信号によってセットさ
れる。

【００２０】もし、例えば、外部入力ポート１４に８ビ
ットのデータワードが受信されたと仮定すれば、制御ユ
ニット３０は後に説明するように入力１４におけるデー
タワードの幅に関する情報を受信して、制御信号を生成
する。その制御信号はスイッチ３２およびスイッチ３８
へ供給される。この制御信号はそれらのスイッチを中間
位置にセットして、それによって入力データワードは、
８／１２の再フォーマッタ３４を経由してメモリコアへ
供給される。また、メモリコア２０によって供給される
データワードは１２／８の再フォーマッタ４０を経由し
て外部出力ポート１６へ転送される。このことは、外部
入力ポート１４と外部出力ポート１６のいずれにも８ビ
ットのデータワードが現れ、他方メモリコア２０は１２
ビットのデータワードを受信および供給するということ
を意味する。

【００２１】図４ａには、８／１２再フォーマッタ３４
の模式図が示されている。この再フォーマッタは３個の
レジスタ４４、４６、４８を含んでおり、それらは各々
８ビット幅のデータワードの８ビットを受信するための
８つのステージを有している。３つの引き続いた８ビッ
ト幅データワードがこれらのレジスタ４４から４８中へ
ロードされる。これらのデータワードは、これらのレジ
スタから２個の１２ビット幅レジスタ５０および５２へ
ロードされる。これらのデータワードは、これらのレジ
スタ５０および５２からメモリコア２０のコアデータ入
力２２へ供給することができる。レジスタ４４、４６、
４８、５０および５２のローディングおよびアンローデ
ィングは制御ユニット３０によって制御される。

【００２２】図４ｂは９／１２再フォーマッタ３６の模
式図を示す。この再フォーマッタは４個のレジスタ５
４、５６、５８および６０を含み、その各々は９ビット
データワードを受信するための９つのステージを有して
いる。４個の引き続く９ビット幅データワードがこれら
のレジスタ５４、５６、５８および６０中へロードされ
る。これらのレジスタの内容は、それぞれが１２ビット
幅のデータワードを受信するために１２個のステージを
有する３個のレジスタ６２、６４および６６中へロード
される。次に、これらの１２ビット幅のデータワードは
メモリコア２０のコアデータ入力２２へ供給することが
できる。これらのレジスタのローディングおよびアンロ
ーディングもまた、制御ユニット３０からの制御信号に
よって制御される。

【００２３】メモリコア２０へ１２ビット幅のデータワ
ードを転送するための１２ビット幅のレジスタ５０、５
２あるいは６２、６４、６６を使用する代わりに、レジ
スタ４４、４６、４８または５４、５６、５８、６０の
出力から直接に１２ビット幅のデータワードを取り出し
て、それによって１２ビット幅のレジスタを省略するこ
ともできる。

【００２４】次に図５を参照すると、メモリ１０の動作
モードを制御するやり方を説明するのに適した時間図が
示されている。この図面の最初のラインは、すべての制
御信号の時間基準として用いられるシリアル読み出しク
ロックであるクロック信号ＳＲＣＫを示している。次に
続くラインは、リセット読み出し信号ＲＳＴＲ、読み出
し許可信号ＲＥおよび出力許可信号ＯＥである。これら
の信号は、上述のメモリ回路ＴＭＳ４Ｃ２９７３に関連
して使用される制御信号である。メモリ１０の動作モー
ドをスイッチするために利用できる余分のピンがないの
で、モードをスイッチするためには上述の制御信号の組
み合わせあるいはシーケンスが使用される。これはメモ
リを制御する通常のやり方では起こらないことである。

【００２５】モードの切り替えを開始するために、制御
入力端子ＲＥおよびＯＥへ、制御入力ＲＳＴＲの高論理
レベルへの上昇に続く４サイクルのＳＲＣＫの間に、論
理状態の特別なシーケンスを与えなければならない。最
初の２ＳＲＣＫサイクルの間は、ＲＥは高レベル、ＯＥ
は低レベルでなければならず、また次の２ＳＲＣＫサイ
クルの間は、ＲＥは低レベル、ＯＥは高レベルでなけれ
ばならない。この信号組み合わせが現れる時はいつで
も、制御回路３０はモード切り替えが要求されているこ
とを教えられる。もちろん、モード切り替えを開始する
ために、メモリを制御する通常のやり方で発生する制御
信号のその他の任意の組み合わせを使用しても構わな
い。

【００２６】期間Ａ、すなわちＲＥの第２の低レベル期
間に、もしも読み出し許可信号ＲＥが再び高レベルへ移
行すれば、メモリ回路１０は外部入力ポート１４におい
て８ビット幅のデータワードを受信して、メモリ出力ポ
ート１６へ８ビット幅のデータワードを供給するのに適
したモードへ切り替えられる。期間Ａに続く期間Ｂにお
いて、もしも読み出し許可ＲＥが高レベルへ移行すれ
ば、メモリ回路１０は９ビットモードへ、すなわち外部
入力ポート１４において９ビット幅のデータワードを受
信して、外部出力ポート１６へ９ビット幅のデータワー
ドを供給するのに適したモードへ切り替えられる。期間
Ａおよび／または期間Ｂにおけるその他の任意の論理状
態組み合わせを選ぶことも可能である。

【００２７】既に述べた信号シーケンスが現れて、その
結果８ビットまたは９ビットモードへ切り替わる場合を
除いて、例えば、期間ＡあるいはＢの間に発生する電気
的雑音によってメモリが不適切なモードへ切り替わって
全く乱れたディスプレイ映像になることを避けるため
に、メモリはリセット読み出し信号ＲＳＴＲが発生する
毎に１２ビットモードへリセットできるようになってい
る。

【００２８】上に述べたメモリ回路は、４：１：１のカ
ラー二次サンプリング方式、あるいは８、９、あるいは
１２ビット幅のデータワードを用いた４：２：２のカラ
ー二次サンプリング方式に従ってフィールドを記憶する
ために適している。これは付加的なピンを一切利用しな
いため、ＴＭＳ４Ｃ２９７３のような現在使用されてい
るフィールドメモリとピン互換性がある。４：２：２カ
ラー二次サンプリング方式あるいは９ビット幅の入力デ
ータによって必要とされるより多くのデータを記憶する
ために必要となる、さらには再フォーマッタを付け加え
るために必要となる、メモリコア２０のメモリ容量の増
大は、メモリ回路の全コストに対して本質的な影響を与
えることはない。

【００２９】以上の説明に関してさらに以下の項を開示
する。（１）予め決められた数のデータビットを有するフォー
マットでデータワードを記憶するためのメモリ回路であ
って、前記メモリ回路（１０）は、前記データワードの
読み書きを制御する信号を受信するための制御入力（１
８）とともに、外部入力ポート（１４）および外部出力
ポート（１６）を含み、さらに、各々が前記予め決めら
れた数のデータビットに対応する予め決められた数の端
子を有するコアデータ入力（２２）とコアデータ出力
（２４）とを有するメモリコア（２０）を含んでおり、
外部入力ポート（１４）とコアデータ入力（２２）との
間には入力再フォーマッティングユニット（２６）が挿
入されていて、それを制御することにより、外部入力ポ
ートへ供給される、前記予め決められた数とは異なる数
のデータビットを有する少なくとも１つのフォーマット
にあるデータワードを、前記予め決められた数のデータ
ビットのフォーマットを有するデータワードへ再フォー
マットして、それら再フォーマットしたデータワードを
コアデータ入力（２２）へ供給することができ、またメ
モリコア（２０）のコアデータ出力（２４）と外部出力
ポート（１６）との間には出力再フォーマッティングユ
ニット（２８）が挿入されていて、それがメモリコア
（２０）のコアデータ出力によって供給されるデータワ
ードを前記入力再フォーマッティングユニット（２６）
とは逆のやり方で外部入力ポートにおけるデータワード
のフォーマットへ再フォーマットして、それら再フォー
マットしたデータワードを外部出力ポートへ供給できる
ようになっており、さらに制御ユニット（３０）が設け
られていて、外部入力ポート（１４）へ供給されるデー
タワードのフォーマットに依存して、またそのフォーマ
ットに対して割り当てられかつ制御入力（１８）へ与え
られる制御信号（ＲＳＴＲ、ＲＥ、ＯＥ）の組み合わせ
および／またはシーケンスの制御のもとで、再フォーマ
ッティングユニット（２６、２８）の再フォーマッティ
ングモードを前記制御ユニットがセットできるようにな
っていることを特徴とするメモリ回路。

【００３０】（２）第１項記載のメモリ回路であって、
外部入力ポート（１４）へ与えられるデータワードがビ
デオ信号の輝度およびクロミナンス情報を含んでいるこ
と、前記メモリコア（２０）が１２ビット幅のデータワ
ードを記憶するように構成されていること、前記データ
ワードが外部入力ポート（１４）へ８ビット幅のデータ
ワードとして、９ビット幅のデータワードとして、ある
いは１２ビット幅のデータワードとして与えられるこ
と、前記入力再フォーマッティングユニット（２６）が
８ビット幅および９ビット幅のデータワードを１２ビッ
ト幅のデータワードへ再フォーマットすること、そして
前記出力再フォーマッティングユニット（２８）がメモ
リコア（２０）のコアデータ出力によって供給されるデ
ータワードを外部入力ポート（１４）へ与えられるデー
タワードと同じフォーマットへ再フォーマットするこ
と、を特徴とするメモリ回路。

【００３１】（３）予め決められた数のデータビットを
有するフォーマットにあるデータワードを記憶するため
のメモリ回路（１０）は、外部入力ポート（１４）およ
び外部出力ポート（１６）のほかに、前記データワード
の読み書きを制御する信号を受信するための制御入力
（１８）を含んでおり、さらに、各々が前記予め決めら
れた数のデータビットに対応する数の端子を有するコア
データ入力（２０）およびコアデータ出力（２４）を備
えたメモリコア（２０）を含んでいる。メモリ入力ポー
ト（１４）とコアデータ入力（２２）との間には入力再
フォーマッティングユニット（２６）が挿入されてお
り、それを制御することにより、外部入力ポート（１
４）へ与えられる、前記予め決められた数とは異なる数
のデータビットを有する少なくとも１つのフォーマット
にあるデータワードを、前記予め決められた数のデータ
ビットのフォーマットを有するデータワードへ再フォー
マットして、それら再フォーマットしたデータワードを
コアデータ入力（２２）へ供給することができる。コア
データ出力（２４）と外部出力ポート（１６）との間に
は出力再フォーマッティングユニット（２８）が挿入さ
れており、それは前記入力再フォーマッティングユニッ
ト（２６）とは逆のやり方の再フォーマッティング動作
をする。制御ユニット（３０）は、外部入力ポート（１
４）へ与えられるデータワードのフォーマットに依存し
て、またそのフォーマットに対して割り当てられかつ制
御入力（１８）へ与えられる制御信号の組み合わせおよ
び／またはシーケンスの制御のもとで、再フォーマッテ
ィングユニット（２６、２８）の再フォーマッティング
モードをセットする。用途は、８ビット幅、９ビット
幅、あるいは１２ビット幅のデータワードとして現れる
ビデオ信号の輝度およびクロミナンス成分の記憶にあ
る。

【図面の簡単な説明】

【図１】本発明の好適実施例に従うメモリ回路のブロッ
ク図。

【図２】入力再フォーマッティングユニットの、より詳
細なブロック図。

【図３】出力再フォーマッティングユニットの、より詳
細なブロック図。

【図４】ａは８ビットから１２ビットへの再フォーマッ
ティングの模式図であり、ｂは９ビットから１２ビット
への再フォーマッティングの模式図。

【図５】本発明に従うメモリ回路の動作モードを制御す
るやり方を説明するために適した時間図。

【符号の説明】

１０メモリ回路１４外部入力ポート１６外部出力ポート１８制御端子２０メモリコア２２コアデータ入力２４コアデータ出力２６入力フォーマッティングユニット２８出力フォーマッティングユニット３０制御ユニット３２スイッチ３４８／１２再フォーマッタ３６９／１２再フォーマッタ３８スイッチ４０１２／８再フォーマッタ４２１２／９再フォーマッタ４４−６６レジスタ

Claims

【特許請求の範囲】

【請求項１】予め決められた数のデータビットを有す
るフォーマットでデータワードを記憶するためのメモリ
回路であって、前記メモリ回路は、前記データワードの
読み書きを制御する信号を受信するための制御入力とと
もに、外部入力ポートおよび外部出力ポートを含み、さ
らに、各々が前記予め決められた数のデータビットに対
応する予め決められた数の端子を有するコアデータ入力
とコアデータ出力とを有するメモリコアを含んでおり、
外部入力ポートとコアデータ入力との間には入力再フォ
ーマッティングユニットが挿入されていて、それを制御
することにより、外部入力ポートへ供給される、前記予
め決められた数とは異なる数のデータビットを有する少
なくとも１つのフォーマットにあるデータワードを、前
記予め決められた数のデータビットのフォーマットを有
するデータワードへ再フォーマットして、それら再フォ
ーマットしたデータワードをコアデータ入力へ供給する
ことができ、またメモリコアのコアデータ出力と外部出
力ポートとの間には出力再フォーマッティングユニット
が挿入されていて、それがメモリコアのコアデータ出力
によって供給されるデータワードを前記入力再フォーマ
ッティングユニットとは逆のやり方で外部入力ポートに
おけるデータワードのフォーマットへ再フォーマットし
て、それら再フォーマットしたデータワードを外部出力
ポートへ供給できるようになっており、さらに制御ユニ
ットが設けられていて、外部入力ポートへ供給されるデ
ータワードのフォーマットに依存して、またそのフォー
マットに対して割り当てられかつ制御入力へ与えられる
制御信号の組み合わせおよび／またはシーケンスの制御
のもとで、再フォーマッティングユニットの再フォーマ
ッティングモードを前記制御ユニットがセットできるよ
うになっていることを特徴とするメモリ回路。