KR950006448B1

KR950006448B1 - Pip시스템의 데이타 변환회로

Info

Publication number: KR950006448B1
Application number: KR1019880005789A
Authority: KR
Inventors: 홍현석
Original assignee: 삼성전자주식회사; 안시환
Priority date: 1988-05-18
Filing date: 1988-05-18
Publication date: 1995-06-15
Also published as: KR890017955A

Abstract

내용 없음.

Description

PIP시스템의 데이타 변환회로

제1도는 본 발명의 블럭도.

제2도는 제1도의 구체회로도.

제3도는 제2도의 각부분에 대한 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : A/D변환부 20 : 타이밍 제어부

30 : 제1래치 40 : 제2래치

본 발명은 PIP시스템에 관한 것으로, 특히 PIP표시용 비디오 데이타를 효과적으로 메모리에 저장할 수 있도록 데이타를 압축변환할수 있는 회로에 관한 것이다. PIP제어부(Picture IN picture controller)와 함께 사용하는 비디오 메모리(Video memory)는 주로 듀얼 포트 메모리(dual port memory)형태이며, 상기 메모리는 각 어드레스당 4비트 데이타를 억세스(access)할수있다. 이때 회상데이타는 비트의 분해능(resolution)이 높을수록 재생되는 PIP의 화질이 좋아지게 되므로, A/D변환의 PIP데이타는 보통 6비트 이상으로 구성된다. 상기와 같이 6비트 PIP데이타를 한번에 4비트씩 억세스하는 비디오 메모리에 저장할 경우, 디지탈 변환한 6비트 데이타를 1비트와 2비트로 나누어 저장해야 하는데, 2번의 연속적인 라이트(write)동작이 필요하므로, 실시간(real time)처리를 할수 없었던 문제점을 발생되었다. 상기와 같은 문제점은 동일한 2개의 메모리를 병렬로 사용하여 해결할수 있는데, 2개 이상의 메모리를 사용하게 되면 8비트수의 영역에 6비트의 데이타만을 저장하게 되어 비효율적이다. 또한 PIP의 해상도로 볼때에 데이타의 비트수가 몇개인가에 따라 큰 차이를 가지며, 이와 아울러 메모리의 단가를 고려해볼때 비트수와 가격을 비교하여 적당한 선에서 트레이트 오프(trode off)가 필요한 문제점이 있었다.

따라서 본 발명의 목적은 PIP시스템에서 연속적으로 입력하는 6비트의 데이타를 4비트씩 압축변환하여 메모리에 라이트(write)할수 있도록 데이타를 변환할수 있는 신호를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 블럭도로서 멀티플렉싱된 아날로그의 휘도 및 색차분리신호를 6비트 디지탈 데이타로 변환하는 A/D변환부(10)와, 순차적으로 발생하는 6상태의 제1-제6클럭과, 제1-제6래치 클럭이 출력했을시 발생하는 제7클럭과, 쉬프팅 클럭인 제8클럭을 발생하는 타이밍제어부(20)와, 6개의 6비트 래치(L1-L6)로 구성되어 제1-제6클럭에 의해 상기 A/D변환부(10)의 클럭을 순차적으로 래치하는 제1래치(30)와, 4개의 9비트 쉬프트 레지스터(SR1-SR4)로 구성되어 상기 제7클럭에 의해 상기 제1래치(30)의 출력을 메모리에 저장할 순서로 맵핑(mapping)입력한후 상기 제8클럭에 의해 쉬프팅 출력하는 제2래치(40)로 구성되며 제2도는 상기 제1도에서 제1래치(30) 및 제2래치(40)의 맵핑 결선 상태를 나타내는 일실시예도이며 제3도는 휘도 및 색차분리한 1조의 데이타를 메모리에 저장할수 있도록 압축 변환된 4비트 데이타의 출력과정을 도시하고 있다.

상술한 구성에 의거 본 발명을 제1,2,3도를 참조하여 상세히 설명한다. PIP화면으로 표시할 비디오 신호를 휘도 및 색차분리한후 아날로그 멀티플렉싱(Analog Multiplexing)하여 A/D변환부(10)에 인가하면 A/D변환부(10)는 이 신호를 6비트의 디지탈 데이타로 변환출력한다. 따라서 상기 A/D변환부(10)는 연속적으로 멀티플렉싱되어 입력하는 비디오 신호를 그 순서에 따라 6비트 데이타로 변환하게 된다. 여기서 A/D변환한 6비트의 데이타를 제1데이타라 하고, 압축변환하여 메모리에 저장하기 위한 4비트의 데이타를 제2데이타라고 한다. 여기서 A/D변환부(10)를 통한 6비트의 휘도 또는 색차분리신호인 제1데이타는 (3a)와 같이 Y→B→Y→Y→Y→B→Y의 순서를 갖는 4개의 Y신호 및 1개의 R→Y, B→Y신호로 구성되어 1조를 이루며, 제2래치(40)를 통한 제2데이타는 비디오 메모리에 저장할 수 있도록 압축변환한 4비트의 데이타를 의미한다. 또한, 래치(L1-L6)는 1조의 A/D변환데이타(6×6비트 데이타)를 래치할수 있는 6비트 래치이며, 쉬프트 레지스터(SR1-SR4)는 상기 1조의 데이타(36비트)를 4비트데이타로 변환하기 위한 9비트 쉬프트 레지스터이다.

상기 A/D변환부(10)가 (3a)와 같을 순서로 1조의 데이타를 연속출력하면, 상기 래치(L1-L6)는 타이밍 제어부(20)에서 발생하는 (3b) - (3g)와 같은 6상태의 제1-제6클럭(CK1-CK6)에 의해 순차적으로 해당 제1데이타들을 래치출력한다. 이때 제6클럭(CK6)에 의해 래치(L6)가 1조의 마지막 1데이타인 Y4데이타를 래치하게 되면, 상기 래치(L1-L6)는 1조의 모든 데이타(36비트)를 동시에 래치하고 있는 상태가 된다.

그러면 타이밍 제어부(20)에서 (3h)와 같은 제7클럭(CK7)을 발생하며, 이 신호에 의해 쉬프트레지스터(SR1-SR4)는 맵핑(mapping) 결선 상태에 따라 상기 래치(l1-l6)의 각각 출력을 동시에 로드(load)하게 된다.

래치(L1-L6)의 출력과 쉬프트 레지스터(SR1-SR4)의 입력에 대한 맵핑 결선상태는 제2도에 도시한 바와 같은 6비트 데이타를 4비트로 짤라 쉬프트 레지스터(SR1-SR4)에 각각 분리하여 결선하며, 상기 6비트 데이타중 나머지 2비트 데이타와 다음 6비트 데이타중 2비트를 짤라 다시 쉬프트 레지스터(SR1-SR4) 다음 비트 입력에 각각 분리 결선하고, 나머지 4비트 데이타를 쉬프트 레지스터(SR1-SR4)에 상기와 같은 방법으로 결선한다.

상기와 같은 방식으로 래치(L1-L6)의 36비트 출력데이타를 제7클럭(CK7)데 의해 동시에 로드하는 쉬프트 레지스터(SR1-SR4)는 (3가)와같은 제8클럭(CK8)에 의해 로드한 데이타를 쉬프팅(shifting)시켜 LSB출력단으로 (3나)와 같은 직렬 출력하는데 4개의 LSB출력 비디오 메모리에 저장하기 위한 압축변환한 제2데이타가 된다.

상기 제8클럭(CK8)은 9비트의 쉬프트 레지스터의 쉬프팅 클럭으로서, 메모리 타이밍에서 RAS(Row Address Strobe) 및 CAS(Column Address Strobe)가 가능하도록 설정된 타이밍을 갖는다.

A/D변환한 제1데이타의 입력속도보다 제2데이타로 압축변환하여 출력되는 속도가 더 빨라야 연속적이 메모리 라이트가 가능하므로, 상기 제8클럭(CK8)은 이러한 규정에 맞도록 선택한다.

상술한 바와 같은 연속적으로 입력하는 6비트의 A/D변환한 데이타를 4비트로 압축변환하여, 실시간 처리로 비디오 메모리에 라이트할수 있어 메모리의 효율적을 극대화시킬수 있는 이점이 있다.

Claims

PIP화면용 휘도 및 색차분리신호를 제1데이타로 변환하는 A/D변환수단 및 제2데이타를 저장하는 비디오 메모리를 구비한 PIP제어부의 데이타 변환회로에 있어서, 연속적으로 입력하는 1조의 제1데이타를 입력순서에 따라 순차적으로 발생하는 소정 제1-제6클럭에 의해 래치출력하는 제1래치와, 상기 제1래치의 출력단과 맵핑 결선하여 상기 제6클럭 이후에 발생하는 제7클럭에 의해 상기 1조의 제1데이타를 동시에 로드한후, 제8클럭에 의해 제2데이타로 압축 변환하여 출력하는 제2래치로 구성함을 특징으로 하는 회로.
상기 제1항에 있어서, 상기 제1데이타가 6비트 데이타이며, 상기 제2데이타가 4비트 데이타임을 특징으로 하는 회로.