JPH0797851B2

JPH0797851B2 - ビデオメモリ

Info

Publication number: JPH0797851B2
Application number: JP61142668A
Authority: JP
Inventors: 和夫近藤; 脩三松本; 久暢塚崎; 詠子佐々木; 一三夫中川; 茂平畠; 昇小島; 直堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-20
Filing date: 1986-06-20
Publication date: 1995-10-18
Anticipated expiration: 2010-10-18
Also published as: JPS631174A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ライトアドレス（書き込みアドレス）発生回
路から供給されるライトアドレスに従って画像情報を書
き込まれ、リードアドレス（読出しアドレス）発生回路
から供給されるリードアドレスに従って画像情報を読み
出されるビデオメモリに関するものであり、更に詳しく
は、書き込み、読出しの結果として、任意所望の画像情
報処理が行われるようにしたビデオメモリ（画像メモ
リ）に関するものである。

〔従来の技術〕

デジタル映像機器において、ラインメモリ（ラインは１
水平走査線を意味するので、１水平走査線分の画像信号
を記憶するに足るメモリを云う）は、ノンインターレー
ス走査，くし形フィルタ等の画像信号処理回路において
用いられる重要なデバイスの一つである。

ラインメモリを用いた画像信号処理回路の一例として、
1984年テレビジョン学会誌、第38巻第12号、P1082〜108
8「デジタル回路を構成するICデバイス」と題する論文
に、同じ信号で２回走査するノンインターレース走査に
ついて述べられている。この例ではラインメモリを２本
用いて構成している。

また、他の例として、1979年テレビジョン学界誌、第33
巻第４号、P271〜276「カラーテレビジョン信号の合成
と分離」と題する論文に、２次元フィルタについて述べ
られている。この文献では、輝度，色度分離，すなわち
YC分離用２次元フィルタとしては、現映像信号とこれに
対して1H（Ｈは１水平走査期間を示すものとする。）前
および2H前の映像信号とを用いて演算を行って目的を達
成する2H型のものが、1H型のものより特性が良いと述べ
られている。

このように、ラインメモリを２本用いて信号処理を行う
と、種々の機能を特性良好に実現することができる。

その他、ラインメモリの画像処理への応用としてデータ
圧縮によるマルチ画面表示，時間軸圧伸によるジッタ補
正等がある。

画像信号処理用のラインメモリとして用いられるICメモ
リとして、例えばソニーより発売されているCXK5808Pが
ある。このメモリは1K×８ビット構成であり、10ビット
のアドレスが外部から与えられる。NTSC方式のテレビ信
号を４・ｆsc（ｆscは色副搬送波の周波数）なる周波数
で標本化した場合、1H内の標本数は910個となるので、
このメモリIC1個は８ビットに量子化された映像信号に
対して1H分の容量をもつ。

従ってこのメモリ数個と1H分（910ドット）をカウント
する数個のアドレスカウンタとを用いた回路構成で種々
の機能を構成する。

〔発明が解決しようとする問題点〕

上記の従来のICメモリを用いて、たとえばノンインター
レース変換や２次元フィルタ処理を行うために、1Hおよ
び2H遅延信号を得るのに２個のICメモリと、さらにアド
レスを発生するために例えば10ビットのアドレスカウン
タ２個が必要であり、回路構成が複雑となりメモリ周辺
回路規模が増大するという欠点があった。

また、2H分のメモリ容量を１つのICに単純に集積して
も、上記機能を実現するためには、入力出力端子やアド
レス端子が増加してしまいコストパフォーマンスの低い
ICとなる。

本発明の目的は、１個のICと簡単な周辺回路とで、ノン
インターレース変換や、1Hおよび2H遅延信号が得られる
ビデオメモリを提供することにある。

〔問題点を解決するための手段〕

容量が少なくとも2H分のメモリセルアレイと、ｍビット
順次アドレスを発生する第１の回路とｎビット順次アド
レスを発生する第２の回路とから成り、ｎビット順次ア
ドレスを発生する第２の回路出力を上位ビットとする
（ｍ＋ｎ）ビットのライトアドレス発生回路と、ｍビッ
ト順次アドレスを発生する第３の回路とｎビット順次ア
ドレスを発生する第４の回路とから成り、ｎビット順次
アドレスを発生する第４の回路出力を上位ビットとする
（ｍ＋ｎ）ビットのリードアドレス発生回路を少なくと
もICに内蔵する（但し、m,nは任意の整数とする）。

そして、モード切替え信号により、４つの上記順次アド
レスを発生する回路の発生アドレスの変化態様（例え
ば、順次アドレスとか、一つおきのアドレスとか、様々
な態様がある）を任意に設定できるようにする。

これにより、上記目的は達成される。

〔作用〕

たとえば第１のモードでは、ｎビット順次アドレスを発
生する第２の回路の出力変化レートを、入力データの書
き込みクロックのレートWCLKと等しく、ｍビット順次ア
ドレスを発生する第１の回路の出力変革レートをｎビッ
ト順次アドレスを発生する前記第２の回路の最上位ビッ
トの変化レートと一致させる。ｍビット順次アドレスを
発生する第３の回路の出力変化レートを出力データの読
み出しクロックのレートと等しくし、ｎビット順次アド
レスを発生する第４の回路の出力変化レートを、前記入
力データとなるテレビ信号の同期信号の周期のコントロ
ール信号周期とする。

これにより、入力データは、ライトアドレスの上位ｎビ
ットに対応する2ⁿ個に仮想的に分割されたメモリセルブ
ロックに順次振分けられて書き込まれる。一方、読出し
は、2ⁿ個に仮想的に分割されたメモリセルブロックの１
ブロック内のデータを順次読出し、コントロール信号が
入力される毎に次のブロック内のデータを連続的に読み
出す。

以上の動作で、連続的に入力されたデータ（テレビ信
号）の2ⁿ個毎のデータが連続になるようなデータの並べ
替えが出来る。

今、ｎ＝１とし、１フィールド（フィールドは１垂直周
期）前の映像信号データと２フィールド前の映像信号デ
ータとが１ビット毎にマルチプレクスされて入力される
場合を考えると、出力には、1H分の２フィールド前の映
像信号データと1H分の１フィールド前の映像信号データ
とが1H毎に交互に連続的に出力される。すなわち、2¹個
毎のデータを連続データに並べ換えて出力することが出
来、フィールド補完による高性能ノンインターレース走
査が可能となる。

また、ｍビット順次アドレスを発生する回路とｎビット
順次アドレスを発生する回路の出力変化レートの関係を
ライトアドレス発生回路と、リードアドレス発生回路と
で、前記例と逆にすれば、連続的に入力された映像信号
データを、ライン周期で１ビット毎にマルチプレクスで
きることになる。

また、ｍビット順次アドレスを発生する回路の最上位ビ
ットの変化レートでｎビット順次アドレスを発生する回
路のアドレスが変化するようにすれば、FIFO（ファース
ト・イン・ファースト・アウト）が実現できる。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。本
実施例はNTSC方式の映像信号を４・ｆscの周波数で標本
化し、A/D変換器でデジタル信号に変換されたデータを
扱うものとする。

第１図において、１はメモリアレイで容量は2048ビット
とする。２はデジタル化された映像データの入力端子、
３はライトアドレスデコーダ、４は１ビットの順次アド
レス発生回路、５は10ビットの順次アドレス発生回路、
６は切替えスイッチでモード切替え信号（図示せず）に
より、接点I,II,IIIのいずれかが選択されるものとす
る。7,8も切替えスイッチで機能は切替えスイッチ６と
同様である。

９はパルスの立上りエッジ検出回路、10は２分周回路、
11はライトクロックWCLK入力端子、12はコントロール信
号CS1の入力端子である。１ビットの順次アドレス発生
回路４と10ビットの順次アドレス発生回路５とで11ビッ
トのライトアドレス発生回路を構成する。13はメモリセ
ルアレイ１から読み出されるデジタルデータの出力端
子、14はリードアドレスデコーダ、15は１ビットの順次
アドレス発生回路、16は10ビットの順次アドレス発生回
路、17,18,19はモード切替信号で接点I,II,IIIを選択す
る切替えスイッチ、20はコントロール信号CS2の入力端
子、21はリードクロックRCLK入力端子である。１ビット
の順次アドレス発生回路15と10ビットの順次アドレス発
生回路16とでリードアドレス発生回路を構成する。

ただし、ライトアドレス発生回路とリードアドレス発生
回路において、１ビット順次アドレス発生回路が上位ビ
ットになるものとする。

順次アドレス発生回路4,5,15,16は、同期式カウンタで
構成し、C_inはキャリー入力端子、CLKはクロック入力端
子、Ｒはリセット入力端子、Ｑは出力端子とする。

メモリセルアレイ１のメモリセルの一具体例を第２図に
示す。このメモリセルは、第２図に見られるように、書
き込みビット線と読み出しビット線を独立に有するデュ
アルポートセルである。22,23は読み出しビット線、24,
25は書き込みビット線、26は書き込みワード線、27は読
み出しワード線、28,29はNMOSトランジスタ、30,31は書
込み用トランスファゲート、32,33は読み出し用トラン
スファゲート、34,35は負荷抵抗である。

このメモリセルは、同一のビット線を共有する複数のメ
モリセルにおいて、任意の１つが書き込み、別の任意の
１つが読み出し、の動作を行うことが可能である。

まず、第Ｉのモードについて説明する。第１図中の切替
スイッチ6,7,8,17,18,19の接点をＩに接続た場合の等価
ブロック図を第３図に、またタイミングチャート例を第
４図に示す。

第１図と同一符号のブロックは同一機能を有するものと
する。

第４図の（ａ）は周波数8fscのライトクロックWCLKで、
第３図の入力端子11より入力される。第４図（ｂ）は周
波数8fscのリードクロックRCLKで入力端子21より入力さ
れる。（ｃ）はコントロール信号CS1で、ライトクロッ
クWCLKが1820個入力される毎に、入力端子12より入力さ
れる。（ｄ）はコントロール信号CS2で、リードクロッ
クRCLK910個毎に、入力端子20より入力される。（ｅ）
はライトアドレスデコーダ３の入力を10進数で示したも
のであり、（ｆ）はリードアドレスデコーダ14の入力を
10進数で示したものである。

（ｅ），（ｆ）のアドレス出力より、データ入力端子２
から入力された連続データは、１個とびの連続データに
並べ替えられて出力端子13より出力される。

データ入力端子２より、１フィールド遅延素子前後のデ
ータつまり、１フィールド遅延される前記のデータと遅
延された後のデータが１ビット毎にマルチプレクサされ
て入力されると、出力には、１フィールド遅延前の連続
データと１フィールド遅延後の連続データが１ライン毎
に交互に出力されることになる。

この様子を第５図に入出力データの概念図として示す。
（ａ）が入力データ，（ｂ）が出力データである。Ａが
周波数4fscでサンプリングされた１フィールド遅延前の
映像データ、Ｂが4fscでサンプリングされた１フィール
ド遅延後の映像データとすると、出力には、8fscのデー
タレートで１フィールド遅延前のデータＡが１ライン分
連続して出力され、その後１フィールド遅延後のデータ
Ｂが１ライン分出力される。

これにより、１フィールド前のデータによるノンインタ
ーレース走査が可能になる。

なお、第３図のブロック図および第４図のタイミングチ
ャートにおいては説明をわかりやすくするため、ライト
アドレスとリードアドレスの０番地が時間軸上一致する
ようにしたが、実際はリードアドレスを若干先行させ、
同一アドレスのメモリセルに対しては、リードアクセス
を先行させる。これは、コントロール信号CS1を遅延さ
せることにより簡単にできる。

次に第IIのモードについて説明する。第１図中の切替え
スイッチ6,7,8,17,18,19が、接点IIに接続されている場
合の等価ブロック図を第６図に、タイミングチャート例
を第７図に示す。

第１図と同一符号のブロックは同一機能を有するブロッ
クとする。

第７図の（ａ）は入力端子11から入力される周波数4fsc
のライトクロックWCLK、（ｂ）は入力端子21から入力さ
れる周波数8fscリードクロックRCLK、（ｃ）は入力端子
12から入力されるコントロール信号CS1で、ライトクロ
ック910個毎に入力される。（ｄ）は入力端子20から入
力されるコントロール信号CS2で、リードクロック1820
個毎に入力される。（ｅ）はライトアドレスデコーダ入
力を10進数で表わしたもので、（ｆ）はリードアドレス
デコーダ入力を10進数で表わしたものである。

（ｅ），（ｆ）のデコーダ出力からわかるように、デー
タレート4fscで入力端子２より入力されたデータは、１
ライン（データ910個分）遅延されたデータと、２ライ
ン遅延されたデータとが１ビット毎にマルチプレクスさ
れて出力されることになる。

データ出力端子13からの出力を１ビット毎に交互にデマ
ルチプレクスすることにより、１ライン遅延データと２
ライン遅延データが容易に得られ、さらに現映像信号デ
ータとともに３ライン分のデータで２次元フィルタの演
算が可能になる。

第８図に、入出力データの概念図を示す。Ａ〜Ｄは、そ
れぞれ同一ラインのデータである。

第６図，第７図，第８図の例では、マルチプレクスされ
た出力データは、１ライン毎に先行データが逆転してい
る。実際は第８図（ｃ）に示すような出力データが望ま
しい。第６図，第７図の例では発明をわかりやすくする
ために用いた。第８図（ｃ）に示すようなデータを得る
ことは数ゲートの論理ゲートを付加すれば可能である。
また、第４図と同様、アドレスの０番地が時間軸上一致
しているが、リードアドレスが先行するのが望ましい。

第IIIのモードについて説明する。第１図中の切替スイ
ッチ6,7,8,17,18,19の接続を接点IIIにした場合の等価
ブロック図を第９図に、タイミングチャートの例を第10
図に示す。第10図において、（ａ）は入力端子11から入
力される周波数4fscのライトクロックWCLK、（ｂ）は入
力端子21から入力される周波数4fscのリードクロックRC
LK、（ｃ）は入力端子12から入力されるコントロール信
号CS1でライトクロック910個毎の周期で入力されるもの
とする。（ｄ）は入力端子20から入力されるコントロー
ル信号CS2でリードクロック910個毎の周期で入力される
ものとする。

（ｅ）は、ライトアドレス発生回路のアドレス出力を10
進数で示したものである。（ｆ）は、リードアドレス発
生回路のアドレス出力を10進数で表わしたものである。

この例では入力データを1H遅延したデータが出力に得ら
れる。

第９図，第10図から容易に推察されるように、コントロ
ール信号CS1,CS2の入力周期を変えれば、メモリセルア
レイ１の容量の範囲内で任意の時間の遅延を得ることが
できる。

この例でも、リードアドレスとライトアドレスの０番地
が時間軸上一致しているが、これは説明をわかりやすく
するためで、コントロール信号CS1を１クロック程度遅
らせば容易にリードアドレスを先行させることができ
る。

第11図に本発明の他の実施例を示す。これは、第９図に
示す第IIIのモードに、リードアドレス発生回路の出力
を入力とするデコーダ36を接続し、デコーダ36の出力を
デコード出力端子37を介して、コントロール信号入力端
子12,20に導いたものである。

デコーダ36は、外部からのモード切替信号により、数種
のデコード出力が得られるものとする。第11図に示す構
成により、あらかじめ設定した数種のデコード出力に対
する遅延時間を周辺回路の増加なくして得ることが可能
である。

第12図に、第９図に示す第IIIのモードの他の実施例、
すなわち第11図に示した実施例のタイミングチャートの
概念図を示す。第12図において、（ａ）は入力端子２か
ら入力されるデータレート4fscの入力データで、Ａ〜Ｄ
は、それぞれ１ライン分（910個）のデータで構成され
る。（ｂ）は入力端子12から入力されるコントロール信
号CS1で１ライン周期で入力される。（ｃ）は入力端子2
0から入力されるコントロール信号CS2で、コントロール
信号CS1に対し、2/3H時間遅れて、１ライン周期で入力
されるものとする。（ｄ）は、アウトプットイネーブル
信号で、この信号がハイの期間に、データ出力端子13か
らデータが出力されるものとし、コントロール信号CS2
のタイミングで立ち上り、コントロール信号CS1のタイ
ミングで立ち下るものとする。

アウトプットイネーブル信号に関しては当業者にとって
は周知のもので、特に図示していない。

（ｅ）は出力端子13からの出力データである。（ｆ）は
時間軸を表わすものとする。

第12図の例では、入力端子11から入力されるライトクロ
ックの周波数は4fsc/3にし、入力端子21から入力される
リードクロックの周波数は4fscとする。このようにする
と、データレート4fscで入力されたデータＡは、時刻t₁
から２個とびにデータが０番地から書き込まれていく。
そして、時刻t₂からは、０番地からデータが読み出され
る。これにより、データ圧縮が可能となる。

この機能はフィールドメモリと並用して、テレビにおい
て、全体の画面に小画面をはめ込む、いわゆるピクチャ
ーインピクチャーの機能を実現できる。

また第９図の構成は、先に述べたようにメモリセルとし
て第５図に示すようなデュアルポートセルを用いれば、
ライトクロック，リードクロックは独立の周波数に選ぶ
ことができるので、時間軸の圧縮，伸張ができることは
容易に推察できる。

第１図に示した各切替えスイッチは、外部からの２ビッ
トのデジタル信号を入力とする論理回路で容易に実現で
きる。

第１図の順次アドレス発生回路4,15は、１ビットとした
が、これは１ビットに限定されるものではない。ｎビッ
トとすると、2ⁿ個毎のデータの並べ替えが容易になる。

本実施例では、NTSC信号を4fscで標本化したデータの処
理について説明したが、本発明は信号のフォーマットに
は依存しない。

また、本実施例では、入出力データは並列１ビットで説
明したが、メモリセルアレイ１および、入出力端子を増
加すれば並列データ入力に対応できるのは容易に類推で
きる。映像信号の場合、６〜８ビットの並列が適当であ
る。

〔発明の効果〕

本発明によれば、モード切替え信号（２ビット程度のデ
ジタル信号）で切替えることにより、入出力間でのデー
タの並べ替え、データの任意時間の遅延、データ圧縮，
時間軸の圧縮，伸張等が、１個のメモリICで出来るよう
になり、デジタルTV,VTRの各種機能が、少ないコストで
実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるメモリアレイ中のメモリセルの具体例を
示す回路図、第３図は本発明の第１の実施態様を示すブ
ロック図、第４図は第３図の回路動作説明のためのタイ
ミングチャート例を示すチャート、第５図は、第３図，
第４図の例の入出力データ概念図、第６図は本発明の第
２の実施態様を示すブロック図、第７図は、第６図の回
路動作説明のためのタイミングチャート例を示すチャー
ト、第８図は、第６図，第７図の例の入出力データ概念
図、第９図は本発明の第３の実施態様を示すブロック
図、第10図は第９図の回路動作説明のためのタイミング
チャート例を示すチャート、第11図は本発明の他の実施
例を示すブロック図、第12図は、第11図の回路動作説明
のためのタイミングチャート例を示すチャート、であ
る。符号の説明１……メモリアレイ、２……ライトアドレスデコーダ、
４……１ビット順次アドレス発生回路、５……10ビット
順次アドレス発生回路、６〜８……切替スイッチ、14…
…リードアドレスデコーダ、15……１ビット順次アドレ
ス発生回路、16……10ビット順次アドレス発生回路、17
〜19……切替スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木詠子神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者中川一三夫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者平畠茂神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者小島昇神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者堀内直神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内

Claims

【特許請求の範囲】

【請求項１】ライトアドレス発生回路から供給されるラ
イトアドレスに従って画像情報が書き込まれ、リードア
ドレス発生回路から供給されるリードアドレスに従って
画像情報が読みだされるビデオメモリにおいて、（イ）ライトクロック入力端子（11）から取り込まれる
入力ライトクロック（WCLK）をカウントしてｍビット出
力を発生する第１のカウンタ回路（４）と、同じく入力
ライトクロックをカウントしてｎビット出力を発生する
第２のカウンタ回路（５）と、発生された前記ｍビット
出力を上位ビット、発生された前記ｎビット出力を下位
ビットとして合成し、（ｍ＋ｎ）ビットのライトアドレ
スとして出力する合成回路と、からなる（ｍ＋ｎ）ビッ
トのライトアドレス発生回路と（但しｍとｎはそれぞれ
任意の整数）、（ロ）リードクロック入力端子（21）から取り込まれる
入力リードクロック（RCLK）をカウントしてｍビット出
力を発生する第３のカウンタ回路（15）と、同じく入力
リードクロックをカウントしてｎビット出力を発生する
第４のカウンタ回路（16）と、発生された前記ｍビット
出力を上位ビット、発生された前記ｎビット出力を下位
ビットとして合成し、（ｍ＋ｎ）ビットのリードアドレ
スとして出力する合成回路と、からなる（ｍ＋ｎ）ビッ
トのリードアドレス発生回路と、（ハ）第１のコントロール信号入力端子（12）及び第２
のコントロール信号入力端子（20）と、（ニ）２分周回路（10）及びその出力を取込み、立上り
エッジを検出して出力する立上りエッジ検出回路（９）
と、（ホ）回路接続切替手段（６〜8,17〜19）と、を具備し、（ヘ）前記回路接続切替手段が切り替わって第１の接続
状態をとるときは、第１のカウンタ回路（４）はそのキャリー入力端子（Ci
n）が電源電位に接続されることから入力ライトクロッ
クを常時カウントし、第２のカウンタ回路（５）は、第
１のカウンタ回路（４）の桁上げ出力（Cout）がそのキ
ャリー入力端子（Cin）に印加されることから、その期
間入力ライトクロックをカウントし、第３のカウンタ回路（15）は、そのキャリー入力端子
（Cin）に、第２のコントロール信号入力端子（20）か
ら取り込まれる第２のコントロール信号（CS2）が入力
されることから、その期間入力リードクロックをカウン
トし、第４のカウンタ回路（16）は、そのキャリー入力
端子（Cin）が電源電位に接続されることから、入力リ
ードクロックを常時カウントし、かつ第1,第２及び第３のカウンタ（4,5,15）は第１のコ
ントロール信号（CS1）によりリセットされ、第４のカ
ウンタ（16）は第２のコントロール信号（CS2）により
リセットされる状態となり、（ト）前記回路接続切替手段が切り替わって第２の接続
状態をとるときは、第１のカウンタ回路（４）は、そのキャリー入力端子
（Cin）に第１のコントロール信号（CS1）が入力される
ことから、その期間入力ライトクロックをカウントし、
第２のカウンタ回路（５）は、そのキャリー入力端子
（Cin）が電源電位に接続されることから入力ライトク
ロックを常時カウントし、第３のカウンタ回路（15）は、そのキャリー入力端子
（Cin）が電源電位に接続されることから入力リードク
ロックを常時カウントし、第４のカウンタ回路（16）
は、第３のカウンタ回路（15）の桁上げ出力（Cout）が
そのキャリー入力端子（Cin）に印加されることから、
その期間入力ライトクロックをカウントし、かつ第１のカウンタ（４）は、第１のコントロール信号
（CS1）を前記２分周回路（10）で分周し、その出力を
取込み、立上りエッジを検出して出力する前記立上りエ
ッジ検出回路（９）からの立上りエッジ検出出力でリセ
ットされ、第２のカウンタ（５）は第１のコントロール
信号（CS1）によりリセットされ、第３及び第４のカウ
ンタ（15,16）は第２のコントロール信号（CS2）により
リセットされる状態となり、（チ）前記回路接続切替手段が切り替わって第３の接続
状態をとるときは、第１のカウンタ回路（４）は、第２のカウンタ回路
（５）の桁上げ出力（Cout）がそのキャリー入力端子
（Cin）に印加されることから、その期間入力ライトク
ロックをカウントし、第２のカウンタ回路（５）は、そ
キャリー入力端子（Cin）が電源電位に接続されること
から入力ライトクロックを常時カウントし、第３のカウンタ回路（15）は、そのキャリー入力端子
（Cin）に、第４のカウンタ回路（16）の桁上げ出力（C
out）が印加されることから、その期間入力ライトクロ
ックをカウントし、第４のカウンタ回路（16）は、その
キャリー入力端子（Cin）が電源電位に接続されること
から入力リードクロックを常時カウントし、かつ第１及び第２のカウンタ（4,5）は第１のコントロ
ール信号（CS1）によりリセットされ、第３及び第４の
カウンタ（15,16）は第２のコントロール信号（CS1）に
よりリセットされる状態となる、ことを特徴とするビデオメモリ。