JPS6244723B2 - - Google Patents
Info
- Publication number
- JPS6244723B2 JPS6244723B2 JP55007936A JP793680A JPS6244723B2 JP S6244723 B2 JPS6244723 B2 JP S6244723B2 JP 55007936 A JP55007936 A JP 55007936A JP 793680 A JP793680 A JP 793680A JP S6244723 B2 JPS6244723 B2 JP S6244723B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- delay
- line
- signal
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims description 4
- 230000015654 memory Effects 0.000 description 74
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000001444 catalytic combustion detection Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
Description
【発明の詳細な説明】
本発明は特に画像信号のように主走査方向と副
走査方向とを有し一定期間毎に関連する信号群が
連続するような周期信号を遅延させる遅延回路に
関するものである。
走査方向とを有し一定期間毎に関連する信号群が
連続するような周期信号を遅延させる遅延回路に
関するものである。
テレビジヨン信号等の画像信号について、その
空間的性質を扱う場合等の画像処理を実時間で行
なう手段に於いて、主走査方向に対する副走査方
向の遅延信号が必要となる。通常のテレビジヨン
信号について言えば、１水平走査期間の遅延量を
有するライン遅延素子を１個あるいは複数個備
え、水平同位置に隣接する遅延信号を発生させる
ことがある。このような場合、従来は第１図に示
すように１水平走査期間（1H）遅延に相当する
１ライン遅延素子D1〜ＤNを多段縦続接続し、各
ライン遅延素子の出力からそれぞれ1H遅延信号
（L1，L2，L3……Ｌo）を得ていた。ライン遅延素
子としては超音波遅延線を代表とするアナログ方
式のものがあるがベースバンドで扱えないほか遅
延時間、出力レベル等の安定性に問題があつた。
これに対し、特に画像処理を主の用途とする場合
扱かう画像信号形式がデイジタル信号である場合
が多く、またデイジタル信号にした方が都合の良
い場合もあつてデイジタルメモリで構成するライ
ンメモリを遅延素子として用いる手法がある。デ
イジタルメモリをライン遅延手段に採用すること
により前記のアナログ方式の欠点は解消される
が、別の問題が発生する。デイジタルメモリを用
いたＮライン遅延回路の一例を第２図のブロツク
線図に示す。１〜３は１水平走査期間の画素デー
タを記憶するメモリ、４は前記メモリ群にサンプ
ルクロツクCKに従がい共通のアドレスを供給す
るアドレス発生器であり、入力画像信号（ViDE
）は初段のメモリ１に与えられメモリ２，メモ
リ３と縦続接続され各メモリには、画素単位に書
込パルス（）が供給されて３種の連結する遅
延信号（L1〜L3）を得ている。この際、例えばメ
モリ２について言えば、画素単位に変化するアド
レス毎に自段のメモリ内容を後段のメモリ３に書
込むために読出し、前段のメモリ１の出力内容を
書込むという具合に、１サンプル期間内にメモリ
のリード・ライトサイクルが十分可能であるとす
る必要条件が発生する。さらに安定動作を確保す
るためにメモリ１〜３に供給する各種タイミング
パルスをそれぞれ操作したり、データの一時保持
のためラツチを挿入するといつた複雑な配慮を必
要とした。特にカラーテレビジヨン信号を扱かう
場合、サンプル周波数は色副搬送波の３倍ないし
４倍（3fSC〜4fCS）を採用する事が多く、少なく
ても60nsecを上まわるリード・ライトサイクル
時間を満足する高速メモリが望まれ、現行のメモ
リ技術では数種のバイポーラ・メモリ（例えばフ
エアチヤイルド社製93425A等）に限定される。
バイポーラ・メモリはＮ−MOS，Ｃ−MOS，Ｈ
−MOS等のユニポーラメモリと比較して消費電
力が大きい、高集積化が困難、高価格であるとい
つた不利な点があり、従来の回路構成ではこれを
採用せざるを得ないという欠点をかかえていた。
空間的性質を扱う場合等の画像処理を実時間で行
なう手段に於いて、主走査方向に対する副走査方
向の遅延信号が必要となる。通常のテレビジヨン
信号について言えば、１水平走査期間の遅延量を
有するライン遅延素子を１個あるいは複数個備
え、水平同位置に隣接する遅延信号を発生させる
ことがある。このような場合、従来は第１図に示
すように１水平走査期間（1H）遅延に相当する
１ライン遅延素子D1〜ＤNを多段縦続接続し、各
ライン遅延素子の出力からそれぞれ1H遅延信号
（L1，L2，L3……Ｌo）を得ていた。ライン遅延素
子としては超音波遅延線を代表とするアナログ方
式のものがあるがベースバンドで扱えないほか遅
延時間、出力レベル等の安定性に問題があつた。
これに対し、特に画像処理を主の用途とする場合
扱かう画像信号形式がデイジタル信号である場合
が多く、またデイジタル信号にした方が都合の良
い場合もあつてデイジタルメモリで構成するライ
ンメモリを遅延素子として用いる手法がある。デ
イジタルメモリをライン遅延手段に採用すること
により前記のアナログ方式の欠点は解消される
が、別の問題が発生する。デイジタルメモリを用
いたＮライン遅延回路の一例を第２図のブロツク
線図に示す。１〜３は１水平走査期間の画素デー
タを記憶するメモリ、４は前記メモリ群にサンプ
ルクロツクCKに従がい共通のアドレスを供給す
るアドレス発生器であり、入力画像信号（ViDE
）は初段のメモリ１に与えられメモリ２，メモ
リ３と縦続接続され各メモリには、画素単位に書
込パルス（）が供給されて３種の連結する遅
延信号（L1〜L3）を得ている。この際、例えばメ
モリ２について言えば、画素単位に変化するアド
レス毎に自段のメモリ内容を後段のメモリ３に書
込むために読出し、前段のメモリ１の出力内容を
書込むという具合に、１サンプル期間内にメモリ
のリード・ライトサイクルが十分可能であるとす
る必要条件が発生する。さらに安定動作を確保す
るためにメモリ１〜３に供給する各種タイミング
パルスをそれぞれ操作したり、データの一時保持
のためラツチを挿入するといつた複雑な配慮を必
要とした。特にカラーテレビジヨン信号を扱かう
場合、サンプル周波数は色副搬送波の３倍ないし
４倍（3fSC〜4fCS）を採用する事が多く、少なく
ても60nsecを上まわるリード・ライトサイクル
時間を満足する高速メモリが望まれ、現行のメモ
リ技術では数種のバイポーラ・メモリ（例えばフ
エアチヤイルド社製93425A等）に限定される。
バイポーラ・メモリはＮ−MOS，Ｃ−MOS，Ｈ
−MOS等のユニポーラメモリと比較して消費電
力が大きい、高集積化が困難、高価格であるとい
つた不利な点があり、従来の回路構成ではこれを
採用せざるを得ないという欠点をかかえていた。
本発明はこれらの欠点を除去し、周期信号の遅
延回路において従来より低速のメモリ用いる事を
可能とする回路構成を提供するものであり以下本
発明の一実施例について詳細に説明する。
延回路において従来より低速のメモリ用いる事を
可能とする回路構成を提供するものであり以下本
発明の一実施例について詳細に説明する。
第３図は本発明を適用した画像信号を3H遅延
させる遅延回路のブロツク線図であり、説明を容
易にする為、入力信号ViDEを２値画像信号と
し、入力に対し１水平走査期間の遅延信号L1、
２水平走査期間の遅延信号L2、３水平走査期間
の遅延信号L3の３出力信号を得るとする。１〜
４は（１×水平方向サンプル数）ビツトあるいは
それを含むラインメモリ、５は前記ラインメモリ
群にサンプルクロツクパルスCKとともに変化す
るメモリアドレスを供給するアドレス発生器、６
は各種制御パルスを発生させる制御部、SW１〜
SW４は４接点の切換スイツチである。入力信号
VIDEOはラインメモリ１〜４のデータ入力端子
に共通に供給され、ラインメモリ１〜４のデータ
出力端子からの各出力信号は切換スイツチ
SW1〜3（第２の選択手段）の各接点にそれぞれ
接続される。前記出力信号の中から切換スイツチ
SW１〜３により選択的に取出されたのがそれぞ
れ出力遅延信号L1〜L3となる。メモリ書込みパ
ルスはサンプル毎のパルスで切換スイツチ
SW4（第１の選択手段）を介してラインメモリ１
〜４中いずれか１つを選択し、メモリ書込制御端
子に供給する。CKHは１水平期間毎のクロツク
パルスであり、制御部６に与えられ、ここで発生
する制御信号は切換スイツチSW１〜４に供給さ
れ各スイツチの切換えを行なう。
させる遅延回路のブロツク線図であり、説明を容
易にする為、入力信号ViDEを２値画像信号と
し、入力に対し１水平走査期間の遅延信号L1、
２水平走査期間の遅延信号L2、３水平走査期間
の遅延信号L3の３出力信号を得るとする。１〜
４は（１×水平方向サンプル数）ビツトあるいは
それを含むラインメモリ、５は前記ラインメモリ
群にサンプルクロツクパルスCKとともに変化す
るメモリアドレスを供給するアドレス発生器、６
は各種制御パルスを発生させる制御部、SW１〜
SW４は４接点の切換スイツチである。入力信号
VIDEOはラインメモリ１〜４のデータ入力端子
に共通に供給され、ラインメモリ１〜４のデータ
出力端子からの各出力信号は切換スイツチ
SW1〜3（第２の選択手段）の各接点にそれぞれ
接続される。前記出力信号の中から切換スイツチ
SW１〜３により選択的に取出されたのがそれぞ
れ出力遅延信号L1〜L3となる。メモリ書込みパ
ルスはサンプル毎のパルスで切換スイツチ
SW4（第１の選択手段）を介してラインメモリ１
〜４中いずれか１つを選択し、メモリ書込制御端
子に供給する。CKHは１水平期間毎のクロツク
パルスであり、制御部６に与えられ、ここで発生
する制御信号は切換スイツチSW１〜４に供給さ
れ各スイツチの切換えを行なう。
第３図に示す切換スイツチSW１〜４の選択位
置で動作説明すれば、メモリ書込みパルスが
供給されているラインメモリ３は書込み状態、そ
れ以外のラインメモリ１，２，４は読出し状態に
ある。ラインメモリ３は入力信号VIDEOを書込
み、同時に共通メモリアドレスを供給されている
事によりメモリ２は1H前に記憶された内容が読
出され、ラインメモリ１は更にもう1H以前の内
容が読出される。これは過去に於いてラインメモ
リ１→ラインメモリ２という順で書込み状態にあ
つた事による。したがつて、この第３図に示され
る切換スイツチの接点位置では入力信号VIDEO
に対して1H遅延信号L1はラインメモリ２から、
2H遅延信号はラインメモリ３から読出される。
次に切換えスイツチSW１〜４の各摺動子を第３
図の如く１接点だけ右回転すれば、ラインメモリ
４が書込み状態となり、これに対する1H遅延デ
ータを記憶しているのはラインメモリ３に相当
し、以下2H，3H遅延はそれぞれラインメモリ
２，１に相当する事になり、出力信号L1〜L3も
供給ラインメモリは前回と異なるが、一定の遅延
時間を保つように取出される。このようにして切
換スイツチSW１〜４が水平クロツクCKHに同期
して水平走査期間毎に……ラインメモリ１→ライ
ンメモリ２→ラインメモリ３→ラインメモリ４→
ラインメモリ１→……という繰返し選択動作をす
るような切換信号を制御部６で発生させる事によ
り所望する各遅延信号Ｌ１〜３が得られる。ここ
で本発明に用いるラインメモリはライト・サイク
ルあるいはリードサイクルのいずれか１状態で使
用されており、従来のラインメモリ縦続接続方式
の場合、前段のメモリ出力を待つてから書込み動
作に移行するため１サンプル期間内にリード・ラ
イトサイクルを必要としたのに比してメモリ動作
は非常に単純になる。しかも現行のメモリによれ
ば（リード・サイクル時間）＞（リードサイクル時
間あるいはライトサイクル時間）であるからメモ
リに要求されるアクセス条件は緩和されることに
なる。このようにメモリの前後に切換スイツチを
備え、前段のスイツチでは書込みメモリ選択し、
書込みメモリと常に等時間関係にあるようなメモ
リ出力を識別して取出すことにより多出力遅延回
路が得られる。なお、説明上切換スイツチSW１
〜４を機械的なロータリー・スイツチとして説明
したが、実際にはSW１〜３にはマルチプレクサ
ー（データ・セレクタ）用の論理IC（例えば
SN74LS153等）を使用し、SW４にはデコーダー
用の論理IC（例えばSN74LS138等）を使用す
る。以上の説明は２値画像信号についてである
が、階調のある画像を扱かうには、画像信号符号
長だけのビツト数を前記のラインメモリ、切換回
路等に要求すればよい。
置で動作説明すれば、メモリ書込みパルスが
供給されているラインメモリ３は書込み状態、そ
れ以外のラインメモリ１，２，４は読出し状態に
ある。ラインメモリ３は入力信号VIDEOを書込
み、同時に共通メモリアドレスを供給されている
事によりメモリ２は1H前に記憶された内容が読
出され、ラインメモリ１は更にもう1H以前の内
容が読出される。これは過去に於いてラインメモ
リ１→ラインメモリ２という順で書込み状態にあ
つた事による。したがつて、この第３図に示され
る切換スイツチの接点位置では入力信号VIDEO
に対して1H遅延信号L1はラインメモリ２から、
2H遅延信号はラインメモリ３から読出される。
次に切換えスイツチSW１〜４の各摺動子を第３
図の如く１接点だけ右回転すれば、ラインメモリ
４が書込み状態となり、これに対する1H遅延デ
ータを記憶しているのはラインメモリ３に相当
し、以下2H，3H遅延はそれぞれラインメモリ
２，１に相当する事になり、出力信号L1〜L3も
供給ラインメモリは前回と異なるが、一定の遅延
時間を保つように取出される。このようにして切
換スイツチSW１〜４が水平クロツクCKHに同期
して水平走査期間毎に……ラインメモリ１→ライ
ンメモリ２→ラインメモリ３→ラインメモリ４→
ラインメモリ１→……という繰返し選択動作をす
るような切換信号を制御部６で発生させる事によ
り所望する各遅延信号Ｌ１〜３が得られる。ここ
で本発明に用いるラインメモリはライト・サイク
ルあるいはリードサイクルのいずれか１状態で使
用されており、従来のラインメモリ縦続接続方式
の場合、前段のメモリ出力を待つてから書込み動
作に移行するため１サンプル期間内にリード・ラ
イトサイクルを必要としたのに比してメモリ動作
は非常に単純になる。しかも現行のメモリによれ
ば（リード・サイクル時間）＞（リードサイクル時
間あるいはライトサイクル時間）であるからメモ
リに要求されるアクセス条件は緩和されることに
なる。このようにメモリの前後に切換スイツチを
備え、前段のスイツチでは書込みメモリ選択し、
書込みメモリと常に等時間関係にあるようなメモ
リ出力を識別して取出すことにより多出力遅延回
路が得られる。なお、説明上切換スイツチSW１
〜４を機械的なロータリー・スイツチとして説明
したが、実際にはSW１〜３にはマルチプレクサ
ー（データ・セレクタ）用の論理IC（例えば
SN74LS153等）を使用し、SW４にはデコーダー
用の論理IC（例えばSN74LS138等）を使用す
る。以上の説明は２値画像信号についてである
が、階調のある画像を扱かうには、画像信号符号
長だけのビツト数を前記のラインメモリ、切換回
路等に要求すればよい。
第４図は本発明による2H遅延回路を用いて
NTSC信号のクロマインバーターを構成した例を
示す。４１は2H遅延回路、４２は3.58MHzの帯域
波器である。さらに本発明はその他DPCM等の
帯域圧縮やYC分離等のデイジタルフイルタ、タ
イムベースコレクタのジツタ補正用、走査変換で
の内押回路等のライン遅延線として広く応用でき
る。
NTSC信号のクロマインバーターを構成した例を
示す。４１は2H遅延回路、４２は3.58MHzの帯域
波器である。さらに本発明はその他DPCM等の
帯域圧縮やYC分離等のデイジタルフイルタ、タ
イムベースコレクタのジツタ補正用、走査変換で
の内押回路等のライン遅延線として広く応用でき
る。
以上説明したように、本発明によれば第２図の
従来例に示したのと同性能の得るのに比較的低速
メモリで実現出来る。現行のメモリ特性によれば
リード・ライトサイクル時間とリードサイクルあ
るいはライトサイクル時間では約２倍弱の差があ
り、同一クロツク周波数で動作させる場合、本発
明によれば約1/2の動作速度のメモリで済むこと
になる。また第２図と第３図とを比較すれば明確
なように、本発明によれば書込み状態にある１つ
のラインメモリからの出力信号は無効となり、同
数の遅延信号を得るのに１個多くのラインメモリ
を必要とする欠点はあるが、特に多段構成となる
場合は無視でき、又比較的少段構成の場合でも入
力信号の選択回路、出力信号の識別回路等の安価
な追加回路をも考慮しても、低速度メモリで済む
ことによりコスト低減等の利点があり、その工業
的価値は大である。さらにサンプル周波数を高
め、より高規格な信号処理のため、遅延回路に課
せられる動作速度・安定性等の諸問題を解決する
ことにもなる。また近年、バイポーラ・メモリの
性能に急速に接近しているＨ−MOS等のユニポ
ーラ・メモリの採用をも可能とするものである。
以上は特にデイジタルメモリを応用した実施例に
ついて説明したが、特にデイジタルメモリと限定
するものではなくCCDを筆頭とする電荷転送型
のアナログメモリであつてもよい。又実施例は２
値画像信号のライン遅延回路に関して説明した
が、特に遅延時間単位を水平走査期間と限定する
ものでもなく、アナログ信号がデイジタル信号、
さらに符号構成等の信号形式にも限定されるもの
ではなく、本発明は多くの周期信号処理手段に於
いて非常に有効な信号遅延回路を提供するもので
ある。
従来例に示したのと同性能の得るのに比較的低速
メモリで実現出来る。現行のメモリ特性によれば
リード・ライトサイクル時間とリードサイクルあ
るいはライトサイクル時間では約２倍弱の差があ
り、同一クロツク周波数で動作させる場合、本発
明によれば約1/2の動作速度のメモリで済むこと
になる。また第２図と第３図とを比較すれば明確
なように、本発明によれば書込み状態にある１つ
のラインメモリからの出力信号は無効となり、同
数の遅延信号を得るのに１個多くのラインメモリ
を必要とする欠点はあるが、特に多段構成となる
場合は無視でき、又比較的少段構成の場合でも入
力信号の選択回路、出力信号の識別回路等の安価
な追加回路をも考慮しても、低速度メモリで済む
ことによりコスト低減等の利点があり、その工業
的価値は大である。さらにサンプル周波数を高
め、より高規格な信号処理のため、遅延回路に課
せられる動作速度・安定性等の諸問題を解決する
ことにもなる。また近年、バイポーラ・メモリの
性能に急速に接近しているＨ−MOS等のユニポ
ーラ・メモリの採用をも可能とするものである。
以上は特にデイジタルメモリを応用した実施例に
ついて説明したが、特にデイジタルメモリと限定
するものではなくCCDを筆頭とする電荷転送型
のアナログメモリであつてもよい。又実施例は２
値画像信号のライン遅延回路に関して説明した
が、特に遅延時間単位を水平走査期間と限定する
ものでもなく、アナログ信号がデイジタル信号、
さらに符号構成等の信号形式にも限定されるもの
ではなく、本発明は多くの周期信号処理手段に於
いて非常に有効な信号遅延回路を提供するもので
ある。
第１図は1H遅延素子を多段縦続接続した従来
の遅延回路の構成図を示すブロツク図、第２図は
デイジタルメモリを用いた従来の構成例を示すブ
ロツク図、第３図は本発明による遅延回路の一実
施例を示すブロツク図、第４図は本発明による
2H遅延回路を用いたNTSC信号のクロマインバ
ーターの回路構成例のブロツク線図である。 １〜４……ラインメモリ、５……アドレス発生
器、６……制御部、SW１〜SW４……切換スイ
ツチ。
の遅延回路の構成図を示すブロツク図、第２図は
デイジタルメモリを用いた従来の構成例を示すブ
ロツク図、第３図は本発明による遅延回路の一実
施例を示すブロツク図、第４図は本発明による
2H遅延回路を用いたNTSC信号のクロマインバ
ーターの回路構成例のブロツク線図である。 １〜４……ラインメモリ、５……アドレス発生
器、６……制御部、SW１〜SW４……切換スイ
ツチ。
Claims (1)
- １ 連続する一定期間の周期信号を記憶する複数
のデイジタル記憶素子による記憶手段と、上記記
憶手段のいずれか１個のみを順次書込み状態に選
択する第１の選択手段と、該選択手段が選択する
記憶手段を前記周期毎に切換えるための制御手段
と、該制御手段と同期し前期複数の記憶手段の出
力信号を前記書込み状態以外の記憶手段から読み
出し、前記周期単位の１つ或いは複数の遅延信号
として複数の出力端子から出力するための第２の
選択手段とを備えた遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793680A JPS56104514A (en) | 1980-01-25 | 1980-01-25 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793680A JPS56104514A (en) | 1980-01-25 | 1980-01-25 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56104514A JPS56104514A (en) | 1981-08-20 |
| JPS6244723B2 true JPS6244723B2 (ja) | 1987-09-22 |
Family
ID=11679391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP793680A Granted JPS56104514A (en) | 1980-01-25 | 1980-01-25 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56104514A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190994A (ja) * | 1986-02-18 | 1987-08-21 | Fuji Photo Film Co Ltd | 色差線順次映像信号の信号補間装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546189A (en) * | 1977-06-15 | 1979-01-18 | Black & Decker Mfg Co | Combined motor tool |
-
1980
- 1980-01-25 JP JP793680A patent/JPS56104514A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546189A (en) * | 1977-06-15 | 1979-01-18 | Black & Decker Mfg Co | Combined motor tool |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56104514A (en) | 1981-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4751573A (en) | Standard converting apparatus | |
| JPH0642196B2 (ja) | 倍密度走査用ラインメモリ | |
| US5475437A (en) | Double scan circuit for inserting a new scan line between adjacent scan lines of a television | |
| US5440706A (en) | Data shuffling apparatus possessing reduced memory | |
| US4951143A (en) | Memory configuration for unsynchronized input and output data streams | |
| US4797743A (en) | Video memory control device | |
| JPS61269265A (ja) | 映像信号時間軸補正装置 | |
| JPS6244723B2 (ja) | ||
| JP2501101B2 (ja) | 画像メモリ | |
| JPS5986987A (ja) | カラ−カメラ装置 | |
| JPH0761141B2 (ja) | ビデオメモリ | |
| JP2685704B2 (ja) | ビデオメモリのデータリード装置 | |
| KR100232028B1 (ko) | 모자이크 효과 발생 장치 | |
| US5041905A (en) | Digital teleconverter | |
| SU1506591A1 (ru) | Преобразователь телевизионных стандартов | |
| JP2652960B2 (ja) | スキャンコンバータ回路 | |
| JP2000284771A (ja) | 映像データ処理装置 | |
| JPS5831150B2 (ja) | テレビジヨン標準方式変換装置 | |
| KR920005835Y1 (ko) | 동화 처리장치에서의 선로 지연 회로 | |
| JP2786511B2 (ja) | リアルタイムデータ処理装置 | |
| JPH04241592A (ja) | カラー画像信号再生装置 | |
| JPS594217A (ja) | 遅延回路 | |
| JPS62249574A (ja) | ビデオメモリ | |
| JPH02244987A (ja) | 映像データの付加情報記憶処理装置 | |
| JPS6386978A (ja) | 画像記憶装置 |