JP2963785B2 - デジタル音源回路 - Google Patents
デジタル音源回路Info
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- JP2963785B2 JP2963785B2 JP6993191A JP6993191A JP2963785B2 JP 2963785 B2 JP2963785 B2 JP 2963785B2 JP 6993191 A JP6993191 A JP 6993191A JP 6993191 A JP6993191 A JP 6993191A JP 2963785 B2 JP2963785 B2 JP 2963785B2
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- Japan
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- Electrophonic Musical Instruments (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデジタル音源回路に関
し、音色を簡単に可変設定できるようにしたものであ
る。
し、音色を簡単に可変設定できるようにしたものであ
る。
【０００２】
【従来の技術】従来、遊戯機器等に用いられている音源
回路はアナログ回路方式のものが主流である。この種の
アナログ音源回路はハードウェア構成が複雑であり、高
価であった。
回路はアナログ回路方式のものが主流である。この種の
アナログ音源回路はハードウェア構成が複雑であり、高
価であった。
【０００３】そこで、デジタル回路方式による音源回路
（デジタル音源回路）が開発されてきたが、音色は矩形
波の幅により固定していて変化させることができなかっ
た。
（デジタル音源回路）が開発されてきたが、音色は矩形
波の幅により固定していて変化させることができなかっ
た。
【０００４】
【発明が解決しようとする課題】本発明は上述した従来
技術に鑑み、音色を簡単且つ豊富に可変設定することが
できるデジタル音源回路の提供を目的とする。
技術に鑑み、音色を簡単且つ豊富に可変設定することが
できるデジタル音源回路の提供を目的とする。
【０００５】
【課題を解決するための手段】本発明のデジタル音源回
路は、第１のデータに応じてクロックを分周する分周回
路と、デジタル・アナログ変換回路と、第２のデータで
指定された周期毎に第３のデータで指定された値を第４
のデータに加算する演算回路と、演算回路の出力データ
を分周回路の出力が特定の有意状態にあるときデジタル
・アナログ変換回路に与えるゲート回路とを具備するこ
とを特徴とするものである。
路は、第１のデータに応じてクロックを分周する分周回
路と、デジタル・アナログ変換回路と、第２のデータで
指定された周期毎に第３のデータで指定された値を第４
のデータに加算する演算回路と、演算回路の出力データ
を分周回路の出力が特定の有意状態にあるときデジタル
・アナログ変換回路に与えるゲート回路とを具備するこ
とを特徴とするものである。
【０００６】
【作用】第４のデータは音量設定用データであり、演算
回路を無視すれば、デジタル・アナログ変換回路の出力
は、ゲート回路が第３のデータを通すときは第３のデー
タに相当するレベルとなり、第３のデータを通さないと
きは特定の値、例えばゼロレベルとなる。このゲート回
路の動作は分周回路の出力に依存する。
回路を無視すれば、デジタル・アナログ変換回路の出力
は、ゲート回路が第３のデータを通すときは第３のデー
タに相当するレベルとなり、第３のデータを通さないと
きは特定の値、例えばゼロレベルとなる。このゲート回
路の動作は分周回路の出力に依存する。
【０００７】音の周波数はゲート回路の動作の繰返し周
期で決まるが、この繰返し周期は第１のデータに応じて
クロックを分周した分周回路の出力パルスの周期である
から、第１のデータで音の周波数が決まる。
期で決まるが、この繰返し周期は第１のデータに応じて
クロックを分周した分周回路の出力パルスの周期である
から、第１のデータで音の周波数が決まる。
【０００８】そして、演算回路は第４のデータに第２の
データで指定された周期毎に第３のデータで指定された
値だけ加算するから、演算回路の出力データをアナログ
信号に変換すると、第４のデータだけの場合に比べて高
調波成分等が異なり、音色が異なる。即ち、第２及び第
３のデータで音色が決まる。
データで指定された周期毎に第３のデータで指定された
値だけ加算するから、演算回路の出力データをアナログ
信号に変換すると、第４のデータだけの場合に比べて高
調波成分等が異なり、音色が異なる。即ち、第２及び第
３のデータで音色が決まる。
【０００９】従って、第１，第２，第３，第４の各デー
タを設定し、またデジタル・アナログ変換回路の出力を
適当に増幅してスピーカに与えれば、各データに応じた
周波数、音色、音量を持つ音がスピーカから出てくる。
タを設定し、またデジタル・アナログ変換回路の出力を
適当に増幅してスピーカに与えれば、各データに応じた
周波数、音色、音量を持つ音がスピーカから出てくる。
【００１０】
【実施例】以下、図１〜図３を参照して本発明を実施例
とともに説明する。
とともに説明する。
【００１１】図１に本発明の一実施例に係るデジタル音
源回路の回路構成を示す。図１において、デジタル音源
回路１は分周回路２、演算回路３、ゲート回路４及びＤ
／Ａ変換回路５を備えている。更に、本実施例では周波
数設定用データを１２ビット、加算周期設定用データを
８ビット、加算値設定用データを１ビット、音量設定用
データを８ビットとし、これらのデータをマイクロコン
ピュータを用いた８ビットの外部機器から入力すること
を想定して、周波数設定用に２つの８ビットレジスタ６
と７、加算周期設定用に１つの８ビットレジスタ８、加
算値設定用に１つの８ビットレジスタ９、音量設定用に
１つの８ビットレジスタ１０を備えている。また、外部
機器からの８ビットデータＤ７〜Ｄ０に対するバッファ
レジスタ１１、前述の５つのレジスタ６〜１０を指定す
る外部機器からのアドレスＡ２，Ａ１，Ａ０及びチップ
イネーブルＣＥに対するデコーダ１２、並びに、外部機
器から与えられる１〜１６MHz のクロックＥＸＣＫを分
周して０．５〜１MHz 程度の内部クロックＣＬＫにする
ためのクロック発生回路１３を備えている。このクロッ
ク発生回路１３の分周比は外部機器から指定でき、バッ
ファレジスタ１１を通して２ビットレジスタ１４にデー
タを設定することにより、２分周、４分周、８分周、１
６分周のいずれかを選択できるようにしてある。各レジ
スタの読出しタイミングはクロックＣＬＫに同期するよ
うにしてある。
源回路の回路構成を示す。図１において、デジタル音源
回路１は分周回路２、演算回路３、ゲート回路４及びＤ
／Ａ変換回路５を備えている。更に、本実施例では周波
数設定用データを１２ビット、加算周期設定用データを
８ビット、加算値設定用データを１ビット、音量設定用
データを８ビットとし、これらのデータをマイクロコン
ピュータを用いた８ビットの外部機器から入力すること
を想定して、周波数設定用に２つの８ビットレジスタ６
と７、加算周期設定用に１つの８ビットレジスタ８、加
算値設定用に１つの８ビットレジスタ９、音量設定用に
１つの８ビットレジスタ１０を備えている。また、外部
機器からの８ビットデータＤ７〜Ｄ０に対するバッファ
レジスタ１１、前述の５つのレジスタ６〜１０を指定す
る外部機器からのアドレスＡ２，Ａ１，Ａ０及びチップ
イネーブルＣＥに対するデコーダ１２、並びに、外部機
器から与えられる１〜１６MHz のクロックＥＸＣＫを分
周して０．５〜１MHz 程度の内部クロックＣＬＫにする
ためのクロック発生回路１３を備えている。このクロッ
ク発生回路１３の分周比は外部機器から指定でき、バッ
ファレジスタ１１を通して２ビットレジスタ１４にデー
タを設定することにより、２分周、４分周、８分周、１
６分周のいずれかを選択できるようにしてある。各レジ
スタの読出しタイミングはクロックＣＬＫに同期するよ
うにしてある。
【００１２】分周回路２はクロック発生回路１３からク
ロックＣＬＫを入力し、１２ビットの周波数設定用デー
タの数値がＮであれば、Ｎ分周してゲート回路４に与え
る。なお、この１２ビットデータのうち下位８ビットは
レジスタ６に、上位４ビットはレジスタ７の下位４ビッ
トに保持され、レジスタ７の上位４ビットは全て「０」
である。
ロックＣＬＫを入力し、１２ビットの周波数設定用デー
タの数値がＮであれば、Ｎ分周してゲート回路４に与え
る。なお、この１２ビットデータのうち下位８ビットは
レジスタ６に、上位４ビットはレジスタ７の下位４ビッ
トに保持され、レジスタ７の上位４ビットは全て「０」
である。
【００１３】分周回路２として、本実施例では１２ビッ
トのダウンカウンタを用いており、１２ビットの周波数
設定用データがセットされると、カウンタがクロックＣ
ＬＫをＮ個数えてカウンタ値がゼロとなる毎に、クロッ
クＣＬＫと同じ幅のパルスを出力する。図２（ａ）にＮ
＝３のときの分周回路２の出力波形を示し、同図（ｂ）
にＮ＝１０のときの出力波形を示す。
トのダウンカウンタを用いており、１２ビットの周波数
設定用データがセットされると、カウンタがクロックＣ
ＬＫをＮ個数えてカウンタ値がゼロとなる毎に、クロッ
クＣＬＫと同じ幅のパルスを出力する。図２（ａ）にＮ
＝３のときの分周回路２の出力波形を示し、同図（ｂ）
にＮ＝１０のときの出力波形を示す。
【００１４】演算回路３はレジスタ８に設定された加算
周期のデータが示す数値ＭだけクロックＣＬＫを計える
毎に、レジスタ９の下から５桁目のデータＤ4 に応じた
値を、レジスタ１０に設定された音量設定データに累積
してゲート回路４に与える。本実施例ではレジスタ９の
データＤ4 が「１」のとき＋４を加算し、「０」のとき
は−４を加算するものとしている。また、レジスタ９の
下から６桁目のデータＤ5 が「１」のとき演算回路３が
機能し、「０」のときは入力した音量設定用データをそ
のまま出力するようにしている。
周期のデータが示す数値ＭだけクロックＣＬＫを計える
毎に、レジスタ９の下から５桁目のデータＤ4 に応じた
値を、レジスタ１０に設定された音量設定データに累積
してゲート回路４に与える。本実施例ではレジスタ９の
データＤ4 が「１」のとき＋４を加算し、「０」のとき
は−４を加算するものとしている。また、レジスタ９の
下から６桁目のデータＤ5 が「１」のとき演算回路３が
機能し、「０」のときは入力した音量設定用データをそ
のまま出力するようにしている。
【００１５】ゲート回路４は演算回路３からの８ビット
データを入力し、分周回路２の出力２Ａがハイレベルの
とき入力データを出力する８ビットのマルチプレクサで
あり、図３に８つのアンド回路１５〜２２を用いた等価
回路を示す。
データを入力し、分周回路２の出力２Ａがハイレベルの
とき入力データを出力する８ビットのマルチプレクサで
あり、図３に８つのアンド回路１５〜２２を用いた等価
回路を示す。
【００１６】このゲート回路４の出力４Ａが８ビットの
デジタル音声信号であり、これを８ビットのＤ／Ａ変換
回路５でアナログ信号に変換することにより、本デジタ
ル音源回路１の出力信号１Ａとしている。図１中、２３
は増幅器、２４はスピーカである。
デジタル音声信号であり、これを８ビットのＤ／Ａ変換
回路５でアナログ信号に変換することにより、本デジタ
ル音源回路１の出力信号１Ａとしている。図１中、２３
は増幅器、２４はスピーカである。
【００１７】上述したデジタル音源回路１は積集回路化
してある。そして、本回路１を使用するに際しては、発
生させたい音の周波数、音色、音量の時系列的データを
パソコン等により予め作成しておき、アドレスＡ２，Ａ
１，Ａ０及びチップイネーブルＣＥを用いてレジスタ６
〜１０を指定して、該当するレジスタのデータを順次更
新すれば良い。
してある。そして、本回路１を使用するに際しては、発
生させたい音の周波数、音色、音量の時系列的データを
パソコン等により予め作成しておき、アドレスＡ２，Ａ
１，Ａ０及びチップイネーブルＣＥを用いてレジスタ６
〜１０を指定して、該当するレジスタのデータを順次更
新すれば良い。
【００１８】
【発明の効果】本発明のデジタル音源回路は、演算回路
を内蔵して外部データに応じて音量を自動的に変化さ
せ、音色を簡単に可変設定することができる。
を内蔵して外部データに応じて音量を自動的に変化さ
せ、音色を簡単に可変設定することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のデジタル音源回路の構成を
示す図。
示す図。
【図２】分周回路の出力波形の例を示す図。
【図３】ゲート回路の構成例を示す図。
１ デジタル音源回路 ２ 分周回路 ３ 演算回路 ４ ゲート回路 ５ Ｄ／Ａ変換回路 ６，７ 周波数設定データ用レジスタ ８ 加算周期設定データ用レジスタ ９ 加算値設定用レジスタ １０ 音量設定データ用レジスタ １１ バッファレジスタ １２ デコーダ １３ クロック発生回路 １４ ２ビットレジスタ １５〜２２ アンド回路 ２３ 増幅器 ２４ スピーカ
Claims (1)
- 【請求項１】 第１のデータに応じてクロックを分周す
る分周回路と、デジタル・アナログ変換回路と、第２の
データで指定された周期毎に第３のデータで指定された
値を第４のデータに加算する演算回路と、演算回路の出
力データを分周回路の出力が特定の有意状態にあるとき
デジタル・アナログ変換回路に与えるゲート回路とを具
備することを特徴とするデジタル音源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6993191A JP2963785B2 (ja) | 1991-04-02 | 1991-04-02 | デジタル音源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6993191A JP2963785B2 (ja) | 1991-04-02 | 1991-04-02 | デジタル音源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304499A JPH04304499A (ja) | 1992-10-27 |
| JP2963785B2 true JP2963785B2 (ja) | 1999-10-18 |
Family
ID=13416914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6993191A Expired - Lifetime JP2963785B2 (ja) | 1991-04-02 | 1991-04-02 | デジタル音源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963785B2 (ja) |
-
1991
- 1991-04-02 JP JP6993191A patent/JP2963785B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304499A (ja) | 1992-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990706 |