JPS6230634B2

JPS6230634B2 -

Info

Publication number: JPS6230634B2
Application number: JP56058425A
Authority: JP
Inventors: Shigenori Sano
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-04-20
Filing date: 1981-04-20
Publication date: 1987-07-03
Also published as: JPS57173895A

Description

【発明の詳細な説明】本発明はデイジタル的にノイズ系のリズム音
（例えばシンバル音）を生成出力する電子楽器に
於けるノイズ音のエンベロープ制御装置に関す
る。

一般に電子楽器に於いては、楽音にエンベロー
プを付加する場合、楽音波形発生回路からの楽音
波形データと、エンベロープデータ発生回路から
のエンベロープデータとを乗算回路に於いて乗算
する方法が用いられている。またノイズ系のリズ
ム音を生成出力する電子楽器に於いてノイズデー
タにエンベロープを付加する場合も、同様に乗算
回路が用いられている。

然しながら乗算回路はその回路構成が複雑で、
回路規模が大であり、したがつてコスト高になる
欠点がある。

本発明は上述した欠点を解消するためになされ
たもので、その目的とするところは、極めて簡単
な回路によつてノイズ音のエンベロープ制御を可
能とした電子楽器に於けるノイズ音のエンベロー
プ制御装置を提供することである。

以下、ノイズデータとサイン波データとによつ
て２種類のリズム音を同時生成出力するようにし
た本発明の一実施例につき詳細に説明する。

第１図は、本実施例のブロツク回路図であり、
図中１は、発振器（PG）１であり、この発振器
１出力は分周カウンタ２に入力され、この分周カ
ウンタ２出力が制御部３に供給される。この制御
部３には、更に、CPU４からの制御信号が入力
する。この制御信号はリズムパターン、リズム音
の種類によつて異なる。

第２図は、この制御部３の詳細を示すもので、
いまカウンタ２の出力が４ビツトで入力する。即
ち、その４ビツト入力のうち、下位ビツト側から
Ａ〜Ｄとする。そして、この入力信号Ａはアンド
ゲート３１〜３８に印加され、入力信号Ｂはアン
ドゲート３２〜３４，３６〜３８に印加され、入
力信号Ｃはアンドゲート３３，３４，３７，３８
に印加され、入力信号Ｄはアンドゲート３４，３
８に印加される。

そして、これ等のアンドゲート３１〜３８に
は、更にCPU４からライン４−１〜４−８を介
してゲート制御信号が与えられ、アンドゲート３
１〜３４出力はオアゲート３９を介して、エンベ
ロープクロツクESとしてエンベロープカウンタ
５に印加され、また、アンドゲート３５〜３８出
力はオアゲート４０を介して、エンベロープクロ
ツクENとしてエンベロープカウンタ６に印加さ
れる。

従つて、例えば、エンベロープクロツクESを
最も速いクロツクとするには、CPU４からライ
ン４−１を介してアンドゲート３１にゲート信号
として“１”信号を与える。そして、他のライン
４−２〜４−４は“０”レベルとする。また逆
に、エンベロープクロツクESを最も速いクロツ
クとするには、CPU４からライン４−４を介し
てアンドゲート３４にゲート信号として“１”信
号を与え、他のアンドゲート３１〜３３に対して
は、ライン４−４〜４−３を介して“０”信号を
与える。

また、エンベロープクロツクENも全く同様に
制御出来る。そして、また、ノイズ系の音を出力
しないようにする場合は、ライン４−５〜４−８
のレベルを“０”とすればエンベロープクロツク
ESが出力しなくなり、ノイズ系の音が後述する
ように発生しなくなる。一方、サイン波形の音を
出力しないようにするには、ライン４−１〜４−
４のレベルを“０”とし、エンベロープクロツク
ENを出力しないようにする。

そして、この制御部３から出力するエンベロー
プクロツクES，ENは、エンベロープカウンタ
５，６へそれぞれ入力される。

エンベロープカウンタ５，６は、このエンベロ
ープクロツクES，ENの速度に基づき、各々サイ
ン波系のリズム音のエンベロープと、ノイズ系の
リズム音のエンベロープとを制御する為のエンベ
ロープデータを生成する。このエンベロープカウ
ンタ５，６は同様である為、いま、エンベロープ
カウンタ６に詳細について、第３図を参照して説
明する。第３図に於て、CPU４からライン４−
９を介して当該リズム音を発生するタイミングで
１発“１”信号を供給する。

そして、その信号は、ラツチ６１、インバータ
６２、アンドゲート６３より成るワンシヨツト回
路６０に与えられる。なお、ラツチ６１は、分周
カウンタ２の出力Ａによつて読込動作が行われ
る。従つて、上記ライン４−９から“１”信号が
供給された際、その信号の立上りのタイミングで
このワンシヨツト回路６０は１発“１”信号を出
力し、オアゲート６４〜６７に供給する。そし
て、このオアゲート６４〜６７出力はラツチ６８
に分周カウンタ２の出力Ａの入力毎にラツチされ
る。そして、このラツチ６８出力は減算器６９へ
入力され、上記制御部３から与えられるエンベロ
ープクロツクENの入力毎に、その内容がダウン
カウントされ、４ビツトのエンベロープデータ
E₁〜E₄として、ノイズ系エンベロープ付加回路
７に供給される。

即ち、減算器６９には、上記ラツチ６８出力が
印加されると共にアンドゲート７０を介してエン
ベロープクロツクENが「−１」入力端に与えら
れるようになつている。また、上記アンドゲート
７０には、エンベロープデータE₁〜E₄が供給さ
れるオアゲート７１出力が更に印加されるように
なつている。従つて、エンベロープデータE₁〜
E₄が０となると、上記エンベロープクロツクEN
は、減算器６９に与えられない。

そして、この減算器６９出力は、オアゲート６
４〜６７を介し、ラツチ６８に与えられるように
なつている。このようにして、エンベロープデー
タE₁〜E₄の内容は、クロツクENが入力するま
で、同一データを保持するようになる。

また、エンベロープカウンタ５は、上述したエ
ンベロープカウンタ６と同様の構成となつてお
り、CPU４からライン４−１０を介して与えら
れる信号と、制御部３からのエンベロープクロツ
クＥ_Sに従つて動作し、その結果得られるエンベ
ロープデータを、乗算器９に与える。

そして、ノイズ系エンベロープ付加回路７に
は、ノイズ発生回路８からのノイズデータが与え
られ、エンベロープカウンタ６出力を乗算され、
この結果、エンベロープを付加されたデータが加
算器１１に供給される。また、乗算器９には、サ
イン波発生回路１０からサイン波（正弦波）デー
タが与えられ、エンベロープカウンタ５出力と乗
算されて加算器１１に供給される。

なお、上記ノイズ発生回路８は、例えばシフト
レジスタと排他的オアゲートを用いて構成され、
また、サイン波発生回路５は、例えばサイン波を
ROMに記憶しておき、それを所定周波数のクロ
ツクで読出す方法、あるいは矩形波の合成による
方法等がとられる。

乗算器９は、公知の乗算器を用いているが、ノ
イズ系エンベロープ付加回路７は、例えば、第４
図に示す如き簡単な回路構成としている。

即ち、アンドゲート８１〜８４には、ノイズ発
生回路８よりノイズデータN₁〜N₄が印加され、
エンベロープカウンタ６よりエンベロープデータ
E₁〜E₄が印加されるよにうになつている。従つ
て、ノイズデータデータは、エンベロープデータ
が大であれば、大きな出力となるが、エンベロー
プが除々に減衰してゆくにつれて、ノイズデータ
はレベルが小となつてゆく。

そして、加算器１１では、ノイズ系エンベロー
プ付加回路７出力及び乗算器９出力をそれぞれ乗
算し、Ｄ−Ａ変換器１２に送出して、アナログ信
号に変換した後アンプ、スピーカ（図示せず）を
介して出力する。

次に、本実施例の動作を説明する。第１図に示
す発振器１は、第５図ａに示す如く、クロツクパ
ルスを発生し、その結果、分周カウンタ２から
は、第５図ｂ〜ｅに示す如く、信号Ａ〜Ｄを出力
する。しかして、いま、制御部３に対し、例え
ば、CPU４からライン４−６のみに“１”信号
を供給し、その他のラインを“０”信号とする
と、第６図ｂに示すごとく、同図ａの分周カウン
タ２から信号Ａが２回出力する毎にクロツクEN
を１発出力するようになる。そして、エンベロー
プカウンタ６に対し、ライン４−９を介して第６
図ｃに示す如く“１”信号を出力すると、同図ｄ
に示す如く、インバータ６２の出力は変化し、そ
の結果、アンドゲート６３からは同図ｅに示す如
く１発信号を出力する。その結果、同図ｆに示す
如く、減算器６９から出力されるエンベロープデ
ータE₄〜E₁は、1111（＝Ｆ；16進コード表現
１）から順次エンベロープクロツクENの出力時
に１づつ減少する。

そして、同時に、ノイズ発生回路８からは、４
ビツトのノイズデータが順次第７図ａに示す如く
出力する。そして、このノイズデータは、第４図
に示す如きノイズ系エンベロープ付加回路７に供
給されることになり、例えば、エンベロープが
1010となつているときには、アンドゲート８２，
８４が開成可能となつており、逆にアンドゲート
８１，８３が閉成されることになる。

従つて、ノイズ系エンベロープ付加回路７出力
は、第７図ｄに示す如く変化することになる。そ
の結果、加算器１１からは、乗算器９出力（いま
「０」）とノイズ系エンベロープ付加回路７出力が
それぞれ加算された結果データ、即ち、ノイズデ
ータにエンベロープ付加された結果データが得ら
れ、この加算器１１出力は、Ｄ−Ａ変換器１２に
供給されることにより、第７図Ｅの如くアナログ
信号が得られる。

このようにして、CPU４から、ライン４−９
を介して１発信号が与えられた時点から除々に減
衰するエンベロープが付加されたノイズデータに
よるリズム音が生成される。なお、第７図ｃには
第７図ａ，ｂに夫々示すノイズ発生回路８出力
と、エンベロープカウンタ６出力と通常の乗算器
によつて乗算した場合に得られる正確な乗算結果
を示すが、勿論、この乗算結果の場合も除々に減
衰するエンベロープが付加されたノイズデータに
よるリズム音が生成される。然し、第４図の本発
明の回路の方が乗算器機能をもつ回路としては構
成がはるかに簡単であることは自明である。

また、サイン波データによるリズム音とノイズ
波データによるリズム音を同時に生成する場合に
は、CPU４からライン４−９，４−１０に共に
１発信号を与えればよく、その場合には、乗算器
９出力とノイズ系エンベロープ付加回路７出力と
が加算器１１により加算され、除々に減衰するエ
ンベロープが付加されたサイン波データ及びノイ
ズデータが合成されてリズム音となる。従つて、
エンベロープのかけかた、ノイズとサイン波との
混合比率等を種々変更することにより、各種リズ
ム音が発生可能となる。

なお、上記実施例では２つのリズム音を生成す
る場合につき説明したが、同時に、多数のリズム
音を生成可能とするには、第１図に示した回路を
時分割動作させるようにすれば良い。

更に、上記実施例では、加算器１１により、サ
イン波データとノイズデータとを加算して合成す
るようにしたが、その他の減算により上記両デー
タを合成してもよい。またノイズデータと合成す
る波形データは、傾斜波、方形波、パルス波等、
他の波形データであつてもよい。

その他、本発明の要旨を逸脱しない範囲で種々
変形応用可能である。

本発明は以上説明したように、アンドゲート回
路群という極めて簡単な回路によつてノイズ音の
エンベロープ制御を可能とした電子楽器に於ける
ノイズ音のエンベロープ制御装置を提供したか
ら、従来に比して回路規模が縮少でき、LSI化に
好適であり、コストダウンできる利点がある。

【図面の簡単な説明】

図面は、本発明の一実施例を示し、第１図は本
実施例のブロツク回路図、第２図は、第１図の制
御部３の詳細図、第３図は、第１図のエンベロー
プカウンタ６の詳細図、第４図は、第１図のノイ
ズ系エンベロープ付加回路７の詳細図、第５図
は、第１図の発振器１、分周カウンタ２出力を示
すタイムチヤート、第６図は、エンベロープカウ
ンタ６の動作状態を示すタイムチヤート、第７図
は、本実施例の動作状態を示すタイムチヤートで
ある。３……制御部、５，６……エンベロープカウン
タ、７……ノイズ系エンベロープ付加回路、８…
…ノイズ発生回路、９……乗算器、１０……サイ
ン波発生回路、１１……加算器、１２……Ｄ−Ａ
変換器。

Claims

【特許請求の範囲】１複数ビツトからなるデイジタルノイズデータ
を発生するデイジタルノイズデータ発生手段と、複数ビツトからなるデイジタルエンベロープデ
ータを発生するデイジタルエンベロープデータ発
生手段と、このデイジタルエンベロープデータ発生手段か
ら出力される上記デイジタルエンベロープデータ
の各ビツト信号が一方入力とされ、上記デイジタ
ルノイズデータ発生手段から出力される上記デイ
ジタルノイズデータの各ビツト信号が他方入力と
されて、上記デイジタルノイズデータにエンベロ
ープを付加するアンドゲート回路群とを具備し、このアンドゲート回路群からエンベロープ制御
された複数ビツトのデイジタルノイズ音データを
出力することを特徴とする電子楽器に於けるノイ
ズ音のエンベロープ制御装置。２上記デイジタルエンベロープデータ発生手段
は減衰エンベロープを表現するデイジタルエンベ
ロープデータを発生することを特徴とする特許請
求の範囲第１項記載の電子楽器に於けるノイズ音
のエンベロープ制御装置。