KR100255762B1 - 블록 인터리버의 읽기 동작용 주소발생기 - Google Patents

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Abstract

본 발명은, 인터리버의 효율적인 주소발생기에 관한 것으로서, 특히 한 블록을 n비트의 메모리로 하여 구성된 nm × b(n, m, b는 각각 양(陽)의 정수(整數))의 블록 인터리버의 읽기 동작용 주소발생기로서, 복수의 카운터의 조합으로 된 블록에 대한 주소를 발생시키는 주소카운터와 블록내의 특정 비트에 대한 주소를 발생시키기 위한 비트선택 카운터로 이루어진 블록 인터리버의 읽기 동작용 주소발생기이다.

Description

블록 인터리버의 읽기 동작용 주소발생기
본 발명은 블록 인터리버에서 읽기를 위한 주소를 발생시키는 회로에 관한 것이다.
인터리버는 연집오류(burst error)를 랜덤오류(random error)화 하는 역할을 한다.
채널 부호화는 일반적으로 부가백색정규잡음(Additive White Gaussian Noise)에 의한 오류를 극복하는데 가장 최적화 되어 있다. 하지만, 이동통신과 같이 다중경로 페이딩 채널 환경하에서는 연집오류가 일어나기 쉬우므로 채널 부호화만으로는 오류를 극복하기가 어려워진다.
그러므로 송신단에서 인터리버(interleaver)에 의해 신호를 시간적으로 재구성하여 전송을 하고, 수신단에서는 디인터리버(deinterleaver)에 의해 원래의 신호배열로 복구시킨다. 인터리빙/디인터리빙(interleaving/deinterleaving)에 의해 연집오류는 시간적으로 퍼져서, 한 개의 코드워드에 있는 오류들은 독립적이 된다.
제1도는 블록 인터리버의 읽기 및 쓰기 동작을 나타내는 도면이다.
여기서는 예로서 320비트의 데이터를 읽고 쓰는 것을 보여준다. 이는 현재 국내 무선가입자망(wireless local loop : WLL) 표준에서 동기, 호출/접속 채널에서 사용되는 블록 인터리버의 크기를 나타낸다.
인터리버는 세로방향으로 쓰고, 가로 방향으로 읽어간다. 제1도에 나타나는 바와 같이 세로 방향으로 쓰는 동작은 순차적으로 되지만, 가로 방향으로 읽어가기 위해서는 메모리 주소를 발생해야만 가능하다. 메모리 주소를 발생하기 위해서는 주소의 일정한 경향을 찾아야 하는데, 블록 인터리버의 크기에 이러한 경향은 달라지게 되므로 효율적인 방법이 필요하다.
따라서 본 발명은 상기와 같이 순차적이 아닌 인터리버의 주소를 읽기 위한 효율적인 주소 발생 회로를 제안하고자 한다.
제1도는 블록 인터리버의 쓰기/읽기의 동작을 나타내는 도면.
제2도는 블록 인터리버의 메모리 주소할당을 나타내는 도면.
제3도는 특정한 블록 인터리버 읽기 동작의 주소 발생기를 나타내는 도면.
제4도는 일반화된 블록 인터리버 읽기 동작의 주소 발생기를 나타내는 도면이다.
본 발명은 상기의 과제를 해결하기 위하여, 메모리를 n비트로 하여 구성된 블록 인터리버의 읽기 동작용 주소발생기로서, 복수의 카운터의 조합으로 된 블록에 대한 주소를 발생시키는 주소카운터와 블록내의 특정 비트에 대한 주소를 발생시키기 위한 비트선택 카운터로 이루어지는 블록 인터리버의 읽기 동작용 주소발생기이다.
즉, 본 발명에서는 n비트 메모리를 사용하고, n비트 중 하나의 비트를 선택하여 주소를 발생시킨다.
또한 주소 발생기는, 복수의 카운터의 조합으로 된 블록에 대한 주소를 발생시키는 주소카운터와 블록내의 특정 비트에 대한 주소를 발생시키기 위한 비트선택 카운터로 구성된다.
그 일반화된 전체적인 구조는 제4도와 같다.
주소카운터(address counter)와 비트선택카운터(bit selection counter)에서 각각 주소와 비트선택 비트를 발생하여 이를 먹싱(muxing)하여 인터리버의 주소를 만들어 낸다.
이를 상세히 설명하면 다음과 같다.
한 블록의 크기가 n 비트인 메모리로 구성되고, 전체가 A × B 블록 인터리버에 대해, 메모리 크기 n과, 2개의 주소카운터(address counter)의 비트수(B1, B2)와 1개의 비트선택 카운터(bit selection counter)의 비트수(B3)의 관계와 그 결정방법에 대하여 설명한다.
우선, 블록의 크기 n과 a의 관계를 다음과 같다. 즉,
Figure kpo00001
이어야 한다. 예를 들어 WLL의 동기, 호출채널 경우에는 20×16(320)이고, IS-95의 트래픽 채널 경우에는 30×18(576)이므로 다음의 표와 같은 관계이어야 한다.
Figure kpo00002
다음에 카운터의 비트수를 결정하여야 하는데, 그것은 다음과 같다.
Figure kpo00003
여기에서 ＜×＞라 함은, ×+1보다 작은 최대정수를 의미하는 것으로서, 예를 들어, ＜2,3＞ = 3, ＜4.1＞ = 4, ＜2＞ = 2이 된다.
여기에서 전체 카운터의 비트수는 m + ＜log2m＞ + ＜log2n＞이 되는데, 비용 및 전체 제어의 간단화를 위하여 이들 비트의 수가 최소화하는 것이 바람직하다.
이를 위하여, 앞에서 n, m의 여러 후보에 대해 카운터 비트수를 계산하여 가장 적절한, n, m을 선택한다.
예를 들어 WLL인 경우에는,
Figure kpo00004
이 된다.
따라서 메모리 크기(n)와 카운터의 비트수(B = B1 + B2 + B3)와는 트레이드오프(trade-off) 관계에 있다. 이들 둘의 합(n+B)을 최소로 하는 것이 가장 효율적인 방법이 된다.
상기의 방법을 적용하는 구체적인 한 예로서, 5비트 메모리를 사용하여 인터리버를 구성하면, 제1도와 같은 인터리버의 쓰기 동작을 위해서는 제2도와 같은 메모리 주소가 할당된다.
제3도는 전술한 인터리버에 대한 읽기 동작을 위한 메모리 주소를 생성하는 회로이다. 이 회로에서 4비트 카운터는 제2도의 메모리 주소에서 가로 방향의 증가를 위한 카운터이다. 4비트 카운터가 “1111” 까지 증가하고 난 후에 3비트 카운터가 증가하여 비트를 선택한다. Bit_sel 신호는 5비트의 데이터 중 선택할 비트를 의미한다. 2비트 카운터는, 3비트 카운터의 bit_sel 신호가 “100”을 나타낸 다음 인에이블(enable)되어 증가한다. 이 카운터는 제2도의 세로 방향으로의 증가를 위한 카운터이다.
본 발명은 상기와 같이 간단한 회로로 구성되어 인터리버의 주소를 효율적으로 발생시킬 수 있다.
따라서 처리의 신속성은 물론 가격 저하를 달성할 수 있는 우수한 기술적 효과가 있다.

Claims (7)

  1. 한 블록을 n비트의 메모리로 하여 구성된 nm × b(n, m, b는 각각 양(陽)의 정수(整數))의 블록 인터리버의 읽기 동작용 주소발생기로서, 복수의 카운터의 조합으로 된 블록에 대한 주소를 발생시키는 주소 카운터와 블록내의 특정 비트에 대한 주소를 발생시키기 위한 비트선택 카운터로 이루어진 블록 인터리버의 읽기 동작용 주소발생기.
  2. 제1항에 있어서, 주소카운터는 2개인 것을 특징으로 하는 블록 인터리버의 읽기 동작용 주소발생기.
  3. 제2항에 있어서, 2개의 주소카운터는 하나는 가로방향의 증가를 위한 카운터이고, 다른 하나는 세로방향의 증가를 위한 카운터인 것을 특징으로 하는 블록 인터리버의 읽기 동작용 주소발생기.
  4. 제2항에 있어서, 주소카운터는 m 비트의 주소카운터와 ＜log2m＞ 비트(단, ＜x＞는 x+1보다 작은 최대의 정수(整數))의 주소카운터로 구성된 것을 특징으로 하는 블록 인터리버의 읽기 동작용 주소발생기.
  5. 제1항에 있어서, 비트선택 카운터는 ＜log2n＞ 비트(단, ＜x＞는 x+1보다 작은 최대의 정수(整數))의 비트선택 카운터인 것을 특징으로 하는 블록 인터리버의 읽기 동작용 주소발생기.
  6. 제1항 내지 제5항의 어느 한 항에 있어서, 블록의 크기(n 비트), 각각의 주소카운터의 크기 및 비트선택 카운터의 크기의 합이 최소가 되는 것을 특징으로 하는 블록 인터리버의 읽기 동작용 주소발생기.
  7. 제1항에 있어서, 블록 인터리버는, 5 비트를 한 블록으로 하는 320 비트의 WLL(Wireless Local Loop) 표준의 동기, 호출/접속 채널에서 사용되고, 주소 카운터는 4비트 카운터와 2비트 카운터의 조합으로 이루어지고, 비트선택 카운터는 3비트의 카운터로 이루어진 것을 특징으로 하는 블록 인터리버의 읽기 동작용 주소발생기.
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* Cited by examiner, † Cited by third party
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KR100525549B1 (ko) * 2002-12-11 2005-10-31 주식회사 팬택앤큐리텔 블럭 인터리버의 읽기용 어드레스 계수 장치 및 그 방법
US8238416B2 (en) 2006-01-17 2012-08-07 Samsung Electronics Co., Ltd. Apparatuses and methods for transmitting and receiving uncompressed AV data

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Publication number Priority date Publication date Assignee Title
KR100525549B1 (ko) * 2002-12-11 2005-10-31 주식회사 팬택앤큐리텔 블럭 인터리버의 읽기용 어드레스 계수 장치 및 그 방법
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