KR100194641B1 - 변조기의 입력신호 다중화 장치 - Google Patents

Abstract

본 발명은 제1신호입력 수단과 제2신호입력 수단을 통하여 제1입력신호와 제2입력신호를 입력받아 이를 신호저장 수단에 저장하되 제1입력번지 입력수단과 제2입력번지 입력수단을 통하여 지시된 저장될 번지에 저장하고 나서 제어수단의 제어에 따라 출력번지 입력수단을 통하여 지시된 번지에 저장된 신호를 신호출력 수단을 통하여 출력신호로서 출력하여 신호 저장 수단에 저장된 두 개의 입력신호들을 다중화함으로써 이동국 변조기의 입력이 음성신호와 시그널링 신호 두 가지일 때에 MUX와 버퍼 대신에 기존에 사용되고 있던 인코더 램으로서 DPRAM을 사용하므로 하드웨어 용량을 줄이고 그 구성이 간단하게 되어 저전력 소비와 게이트 수와 시간지연을 감소함으로써 주문형 반도체 제작에 매우 유리하다는 데에 그 효과가 있다.

Description

변조기의 입력신호 다중화 장치

제1도는 시그널링 신호, 음성신호 및 두 신호가 다중화된 신호를 나타낸 도면.

제2도는 광대역 PCS 시스템에서 음성신호와 시그널링 신호를 입력으로 하는 이동국 변조기의 다중화기를 사용한 구성을 나타낸 구성도.

제3도는 음성신호와 시그널링 신호를 입력으로 하는 변조기의 인코더 듀얼 포트 램을 사용한 구성을 나타낸 구성도.

제4a도 내지 제4b도는 인코더 듀얼 포트 램을 제어하는 라이트, 리드 번지 카운팅을 도시한 도면.

본 발명은 변조기의 입력신호 다중화 장치에 관한 것으로서, 특히 광대역 PCS 시스템에서 음성신호와 시그널링 신호를 입력으로 하고 하드웨어의 용량과 시간지연을 줄이는 변조기의 입력신호 다중화 장치에 관한 것이다.

일반적으로, IS-95 CDMA 방식은 실제 음성신호가 보코더(vocoder)를 거쳐 프로세서를 통해 변조기 내에 있는 8비트 레지스털 입력된다.

그러나, OKI 등과 같은 광대역 PCS 시스템에서는 변조기에 ADPCM(Adaptive Differential Pulse Code Modulation)으로 부터 직접 음성신호가 입력되고 프로세서로부터 시그널링 신호가 입력되게 되어 있다.

이는 사용하는 칩율이 높아짐에 따라 프로세서의 처리속도도 증가되어야 하므로 이를 방지하기 위해 변조기는 ADPCM으로 부터 직접 음성신호를 입력받는다.

제1도는 시그널링 신호, 음성신호 및 두 신호가 다중화된 신호를 나타낸 도면이다.

제1도를 참조하면, 시그널링 신호, 음성신호 및 두 신호가 다중화된 신호를 간략히 설명하면 다음과 같다.

시그널링 신호는 한 프레임당 20비트이고 음성신호는 한 프레임당 160비트라면 두 신호가 다중화된 신호는 신호의 앞부분에 시그널링 신호정보가 실리고 뒷부분에 음성신호 정보가 실려 180비트의 다중화된 신호가 된다.

제2도는 광대역 PCS 시스템에서 음성신호와 시그널링 신호를 입력으로 하는 이동국 변조기의 다중화기를 사용한 구성을 나타낸 구성도이다.

제2도를 참조하여, 광대역 PCS 시스템에서 음성신호와 시그널링 신호를 입력으로 하는 이동국 변조기의 다중화기를 사용한 구성을 나타낸 구성을 설명하면 다음과 같다.

변조기(10)는 프로세서(1)로부터 시그널링 신호를 8비트 레지스터(11)로 입력받는다.

이 시그널링 신호는 병렬신호인데, 8 비트 병렬 신호인 시그널링 신호는 P/S 변환기(Parallel-to-Serial Converter)(12)에서 8비트 직렬 신호로 변환되어 출력된다.

변조기(10) 내의 인코더(17)에 두 신호의 다중화된 신호가 입력되어야 하므로 두 신호의 입력을 각각 수신하여 다중화기(MUltipleXer, 이하 MUX라고 약칭함)(14)를 통해 한 신호로 만들려면 두 입력신호를 저장할 버퍼가 필요한데, 버퍼(13)는 ADPCM(2)으로부터 음성신호를 입력받고 P/S 변환기(12)로부터 8 비트 직렬 신호를 입력받아 잠시 저장했다가 MUX(14)에 출력한다.

버퍼(13)와 MUX(14)는 각각 제어신호를 받아 동작한다.

MUX(14)는 2개의 입력된 데이터를 다중화하여 다중화된 데이터를 인코더 램(16)에 출력한다.

인코더 램(16)은 램 제어기(15)에 의해 제어되어 동작하는데, MUX(14)에서 출력된 데이터가 버스트 모드로 인코더(17)에 입력되도록 잠시 저장했다가 같은 프레임 내에 마지막 부분에서 높은 클록으로 출력한다.

이는 인터리버에서 생기는 시간지연을 줄이기 위함이다.

인코더(17)는 인코더 램(16)에 잠시 저장된 데이터의 형태를 변환하여 인터리버(18)에 출력한다.

통신시의 오류정정 효율이 높아지도록 인터리버(28)는 변환된 신호를 시간적으로 정해진 규칙에 의해 섞어서 출력한다.

MUX(14)를 이용하여 신호를 생성할 경우에 두 입력신호를 저장할 버퍼(13)가 필요하며, 그에 따라 버퍼(13)와 MUX(14)를 구동하기 위해서는 복잡한 제어신호들이 필요하다.

더군다나, 제어신호를 발생하기 위해서는 한 프레임 클럭의 정수 배로 만들어지지 않는 36K 클럭이 필요하게 되며, 한 프레임의 신호를 다 수신한 후에 다음 프레임에 다중화된 36K 신호가 만들어지므로 시간지연이 발생한다.

즉, 한 프레임 신호를 다 수신한 후에 다중화된 신호가 생성되므로 한 프레임의 시간지연이 존재하게 된다.

MUX(14)를 사용하면 제어신호의 발생이 복잡하여 회로의 구성도 복잡해질 뿐만 아니라 그에 따른 시간지연이 발생한다는 문제점이 있었다.

상기 문제점을 해결하기 위한 본 발명은 인터리버 과정에서 생기는 시간지연을 줄이고자 버스트 모드로 인코딩과 인터리빙을 수행하기 위해 필요한 인코더 램을 듀얼 포트 램(Dual Port RAM, 이하 DPRAM이라고 약칭함)으로 사용함으로써 그에 따른 램 제어부분을 다르게 하여 따로 버퍼와 MUX가 필요없고 시간지연을 없앤 변조기의 입력신호 다중화 장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 특징은 제1입력신호와 제2입력신호를 입력받아 상기 두 개의 입력신호를 다중화하여 변조하는 변조기의 입력신호 다중화 장치에 있어서, 상기 제1입력신호를 입력받는 제1신호입력 수단, 상기 제2입력신호를 입력받는 제2신호입력 수단, 상기 제1신호입력 수단과 상기 제2신호입력 수단을 통하여 입력된 상기 제1입력신호와 상기 제2입력신호를 저장하는 신호저장 수단, 상기 제1신호입력 수단을 통하여 입력된 상기 제1입력신호를 상기 신호저장 수단의 어느 번지에 저장할 것인지를 지시하는 번지를 입력받는 제1입력번지 입력수단, 상기 제2신호입력 수단을 통하여 입력된 상기 제2입력신호를 상기 신호저장 수단의 어느 번지에 저장할 것인지를 지시하는 번지를 입력받는 제2입력번지 입력수단, 상기 신호저장 수단에 저장된 신호를 출력신호로서 출력하기 위한 신호출력 수단, 상기 신호저장 수단의 어느 번지에 저장된 신호를 출력할 것인지를 지시하는 번지를 입력받는 출력번지 입력수단 및 상기 제1입력번지 입력수단과, 상기 제2입력번지 입력수단과 상기 출력번지 입력수단에 적절한 번지를 입력하고 상기 신호저장 수단의 읽기와 쓰기 동작을 제어하며 상기 신호출력 수단의 출력과 차단 동작을 제어하되, 상기 신호저장 수단에 저장된 두 개의 입력신호들을 다중화하고자 하는 방식의 소정의 순서로 출력시키는 제어수단을 구비하는 데에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들 중의 하나를 상세히 설명한다.

제3도는 음성신호와 시그널링 신호를 입력으로 하는 변조기의 인코더 듀얼 포트 램을 사용한 구성을 나타낸 구성도이다.

제3도를 참조하여 음성신호와 시그널링 신호를 입력으로 하는 변조기의 인코더 듀얼 포트 램을 사용한 구성을 설명하면 다음과 같다.

변조기(20)는 프로세서(1)로부터 8비트 레지스터(21)를 통하여 8비트 병렬신호인 시그널링 신호를 입력받고, ADPCM(2)으로부터는 S/P 변환기(Parallel-to-Serial Converter)(22)를 통하여 8비트 직렬신호인 음성신호를 입력받는다.

8비트 레지스터(21)는 8비트 병렬신호인 시그널링 신호를 인코더 램(26)에 전달하고, S/P 변환기(22)는 8비트 직렬신호인 음성신호를 8비트 병렬신호로 변환하여 인코더 램(26)에 전달한다.

여기서, 인코더 램(26)은 DPRAM으로서 입출력단이 2개이기 때문에 8비트 레지스터(21)로부터의 출력과 S/P 변환기(22)로부터의 출력을 모두 입력받을 수 있다.

인코더 램(26)은 램 제어기(25)에 의해 제어되어 동작하는데, S/P 변환기(22)에서 출력된 음성신호를 왼쪽 입출력단으로 입력받고 8비트 레지스터(21)에서 출력된 시그널링 신호를 오른쪽 입출력단으로 입력받는다.

그리고, 상술한 바와 같이 인코더 램(26)에 저장된 데이터를 또 다시 오른쪽 입출력단으로 출력하는데, 이는 타이밍의 차이를 두어 오른쪽 입출력단으로 읽고 쓰기를 반복하면 가능하다.

물론, 왼쪽 입출력단과 오른쪽 입출력단이 DPRAM(26)의 동일한 번지를 접근하지 않도록 램 제어기(25)는 이를 잘 제어해야 한다.

결과적으로, DPRAM인 인코더 램(26)이 MUX의 역할까지 해주게 된다.

P/S 변환기(29)에서는 인코더 램(26)으로부터의 출력인 병렬 데이터를 직렬 데이터로 변환하여 인코더의 입력단에 출력한다.

인코더(27)는 인코더 램(26)에서 다중화된 데이터 신호의 형태를 변환하여 인터리버(28)에 출력한다.

통신시의 오류정정 효율이 높아지도록 인터리버(28)는 변환된 신호를 시간적으로 정해진 규칙에 의해 섞어서 출력한다.

한 프레임이 5mm이고 음성신호가 32Kbps이며 시그널링 신호가 4Kbps라고 가정하자.

이 때에 직렬로 입력되는 음성신호는 S/P 변환기(22)를 거쳐 4비트 병렬 신호로 만들고 시그널링 신호는 프로세서(1)로부터 4비트씩 신호를 수신한다. 그 다음, 각각 수신한 이 신호를 DPRAM(26)의 오른쪽과 왼쪽으로 동시에 데이터를 쓰고 나서 DPRAM의 오른쪽 부분으로 데이터의 읽기 동작을 수행하면 이 때에 신호가 36Kbps로 다중화된 신호가 생성된다.

그런데, 이 신호는 36Kbps 신호가 아니라 버스트 모드로 인코더(27)에서 신호의 형태가 변환되고 인터리버(28)에서 통신시의 오류정정 효율이 높아지도록 신호를 시간적으로 정해진 규칙에 의해 섞는 수행을 하기 위한 적절한 클럭으로 읽힌다.

여기서는 256Kpbs로 읽으면 된다.

그러므로, 결국 36Kbps 클럭신호도 불필요하다.

또한, 한 프레임을 5ms로 하면, 음성신호는 한 프레임당 160비트가 들어가니까 32Kbps의 데이터 율을 갖고, 시그널링 신호는 한 프레임당 20비트가 들어가니까 4Kbps의 데이터 율을 갖는다.

한 프레임 내에 160비트로 이루어진 음성신호는 직렬로 입력되어 변환기를 거쳐 4비트 병렬 데이터가 되며, 이 신호는 한 번지가 4비트씩 된다.

이 신호는 DPRAM의 5번지부터 44번지까지 40개의 번지를 4비트씩 DPRAM의 왼쪽 편으로 쓰기 동작을 수행한다.

같은 프레임 내에서 프로세서로부터 변조기 내에 있는 8비트 레지스터를 통해 20비트 시그널링 신호를 받아서 4비트씩 0부터 4번지까지에 DPRAM의 오른쪽 편으로 쓰기 동작을 수행한다.

다음에 데이터를 읽는 동작은 IS-95 CDMA 방식의 이동국 변조기 ASIC 내에서 사용하는 방식과 같이 같은 프레임의 마지막 부분에서 36Kbps가 아닌 빠른 속도로 인코더 DPRAM의 오른쪽 편으로 DPRAM의 양쪽의 번지가 겹치지 않도록 번지 카운팅을 하면 문제없이 데이터를 읽고 쓸 수 있다.

이와 같이 구성한 변조기에서는 인코더 램에 데이터를 쓰고 읽으면서 수행되는 번지 카운팅 방식을 다르게 구성하고 인코더 램을 양쪽 모두 쓰고 읽을 수 있는 DPRAM으로 대체하여 다중화된 신호를 만들 수 있다.

제4a도 내지 제4b도는 인코더 DPRAM을 제어하는 라이트, 리드 번지 카운팅을 도시한 도면이다.

제4a도 내지 제4b도를 참조하여 인코더 DPRAM를 제어하는 라이트, 리드 번지 카운팅을 설명하면 다음과 같다.

먼저, 제4a도를 보면 다음과 같다.

L은 DPRAM의 왼쪽 입출력 단자에 해당하는 것을 나타내는데, 왼쪽 입출력 단자로 접근할 번지는 L_ADD[0:5]이고, 왼쪽 입출력 단자에 대한 칩 실렉트 신호는 L_CE/이다.

여기서, (/)표시는 로우 액티브(low active)를 나타내므로, 칩 실렉트 L_CE/는 로우일 때에 칩이 선택되는 것을 의미한다.

R은 DPRAM의 오른쪽 입출력 단자에 해당하는 것을 나타내는데, 오른쪽 입출력 단자로 접근할 번지는 R_ADD[0:5]이고, 오른쪽 입출력 단자로 읽거나 쓰는 제어신호는 R_W/R이다.

여기서도 역시 (/)표시는 로우 액티브를 나타내므로, 쓰기는 로우 액티브이고 읽기는 하이 액티브(high active)를 나타낸다.

즉, R_W/R이 로우일 때에 쓰기 동작을 수행하고, R_W/R이 하이일 때에 읽기동작을 수행한다.

왼쪽 입출력 단자는 쓰기 동작만 수행하므로 L_W/R은 항상 로우이어야 하고, 오른쪽 단자는 읽고 쓰기를 계속 하므로 R_CE/도 항상 로우이어야 한다.

마침 L_ADD[0:5]가 44일 때 R_ADD[0:5]도 44로 겹치는 수가 있는데, 이 경우에는 L_CE/를 하이로 만들어 줌으로써 왼쪽 입출력 단자의 접근을 억제하여 문제를 제거한다.

각각 수신한 두 신호를 DPRAM(26)의 오른쪽과 왼쪽으로 동시에 데이터를 쓰고 나서 마지막 A라고 표시된 부분에서 DPRAM(26)의 오른쪽 부분으로 데이터의 읽기 동작을 수행하면 이 때에 신호가 36Kbps로 다중화된 신호가 생성된다.

제4b도는 제4a도에서 A로 표시된 부분을 상세히 도시한 것이다.

왼쪽 입출력 단자에서는 43번지와 44번지가 쓰여지는 반면에 오른쪽 입출력 단자에서는 0번지부터 44번지까지 다 읽어야 하므로 왼쪽 입출력 단자와 오른쪽 입출력 단자가 43번지와 44번지에서 충돌할 수가 있다.

그래서, L_CE/가 왼쪽 입출력 단자에 의한 쓰기 동작이 각 번지마다 완료되는 시간만 로우로 되고 그 이외의 시간에서 하이브 되게 하여 오른쪽 단자가 32번지로부터 차례로 45번지까지 읽을 때에 왼쪽 입출력 단자의 44번지에 대한 쓰기동작이 오른쪽 입출력 단자의 44번지에 대한 읽기동작이 실행되기 전에 완료되어 L_CE/가 로우에서 하이만 되면 아무런 충돌도 일어나지 않는다.

물론, 읽기번지는 0번지부터 45번지까지 카운팅되는데, 이 때에 45번지에서 읽힌 데이터는 필요없으므로 쓰이지 않게 된다.

카운터를 45까지 카운팅하게 한다.

단, 이 신호는 36Kbps 신호가 아니라 버스트 모드로 인코더(27)와 인터리버(28)를 동작시키기 위한 적절한 클력으로 읽힌다.

여기서는 256Kpbs로 읽으면 된다.

결국, 35Kpbs 클럭 신호도 불필요하다.

그러므로, 상술한 바와 같은 본 발명은 이동국 변조기의 입력이 음성신호와 시그널링 신호 두가지일 때에 MUX와 버퍼를 사용하지 않으므로 하드웨어 용량을 줄이고, 버스트 모드로 인코딩과 인터리버 기능을 수행하는 점을 이용하여 변조기 내의 인코더 램을 DPRAM으로 대체하고 램 제어를 다르게 변경함으로써 구성이 간단하게 되어 저전력 소비, 게이트 수, 시간지연 감소를 실현하여 주문형 반도체 제작에 유리하다는 데에 그 효과가 있다.

Claims (4)

1. 제1입력신호와 제2입력신호를 입력받아 상기 두 개의 입력신호를 다중화하여 변조하는 변조기의 입력신호 다중화 장치에 있어서, 상기 제1입력신호를 입력받는 제1신호입력 수단; 상기 제2입력신호를 입력받는 제2신호입력 수단; 상기 제1신호입력 수단과 상기 제2신호입력 수단을 통하여 입력된 상기 제1입력신호와 상기 제2입력신호를 저장하는 신호저장 수단; 상기 제1신호입력 수단을 통하여 입력된 상기 제1입력신호를 상기 신호저장 수단의 어느 번지에 저장할 것인지를 지시하는 번지를 입력받는 제1입력번지 입력수단; 상기 제2신호입력 수단을 통하여 입력된 상기 제2입력신호를 상기 신호저장 수단의 어느 번지에 저장할 것인지를 지시하는 번지를 입력받는 제2입력번지 입력수단; 상기 신호저장 수단에 저장된 신호를 출력신호로서 출력하기 위한 신호출력 수단; 상기 신호저장 수단의 어느 번지에 저장된 신호를 출력할 것인지를 지시하는 번지를 입력받는 출력번지 입력수단; 및 상기 제1입력번지 입력수단과, 상기 제2입력번지 입력수단과 상기 출력번지 입력수단에 적절한 번지를 입력하고 상기 신호저장 수단의 읽기와 쓰기 동작을 제어하며 상기 신호출력 수단의 출력과 차단 동작을 제어하되, 상기 신호저장 수단에 저장된 두 개의 입력신호들을 다중화하고자 하는 방식의 소정의 순서로 출력시키는 제어수단을 구비하는 것을 특징으로 하는 변조기의 입력신호 다중화 장치.
2. 제1항에 있어서, 상기 신호저장 수단이 듀얼 포트 램이며; 상기 듀얼 포트 램의 제1데이터 입출력단자가 상기 제1신호입력 수단과 연결되어 상기 신호저장 수단이 상기 제1신호입력 수단을 통하여 입력받으며; 상기 듀얼 포트 램의 제2데이터 입출력단자가 상기 제2신호입력 수단과 연결되어 상기 신호저장 수단이 상기 제2신호입력 수단을 통하여 입력받으며; 상기 듀얼 포트 램의 제2데이터 입출력단자가 상기 신호출력 수단과 연결되어 상기 신호저장 수단이 상기 신호출력 수단을 통하여 출력하는 것을 특징으로 하는 변조기의 입력신호 다중화 장치.
3. 제1항에 있어서, 상기 제어수단이 상기 신호저장 수단의 같은 번지에 동시에 읽기 및 쓰기 동작을 하지 않도록 적절히 제어하는 것을 특징으로 하는 변조기의 입력신호 다중화 장치.
4. 제1항에 있어서, 상기 제1신호입력 수단이 상기 제1입력신호를 상기 신호저장 수단에 적합한 신호형태로 변환시켜 상기 신호저장에 전달하며; 상기 제2신호입력 수단이 상기 제2입력신호를 상기 신호저장 수단에 적합한 신호형태로 변환시켜 상기 신호저장에 전달하는 것을 특징으로 하는 변조기의 입력신호 다중화 장치.