JP2002094388A - 通信装置 - Google Patents
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- JP2002094388A JP2002094388A JP2000280681A JP2000280681A JP2002094388A JP 2002094388 A JP2002094388 A JP 2002094388A JP 2000280681 A JP2000280681 A JP 2000280681A JP 2000280681 A JP2000280681 A JP 2000280681A JP 2002094388 A JP2002094388 A JP 2002094388A
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- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
- Transceivers (AREA)
- Communication Control (AREA)
- Chair Legs, Seat Parts, And Backrests (AREA)
- Electrotherapy Devices (AREA)
- Liquid Developers In Electrophotography (AREA)
Abstract
(57)【要約】
【課題】最大動作周波数を超える周波数成分をもつデー
タに対しても正確に読み込むことを可能とする通信装置
の提供。 【解決手段】時系列で伝送される２値データを読み込
み、内部で多値のデータを生成する積分器を備え、前記
多値のデータより元の２値の時系列データを復元し、前
記各積分器は、入力される２値データを複数ビット加算
する加算器と、前記加算器で加算した多値データ値を入
力し基準電圧と比較することで複数の2値データを生成
する比較器と、前記比較器から出力される前記複数の2
値データと前の積分器の出力結果から積分器に入力され
た元の２値データを復元する復元器と、を備えている。
タに対しても正確に読み込むことを可能とする通信装置
の提供。 【解決手段】時系列で伝送される２値データを読み込
み、内部で多値のデータを生成する積分器を備え、前記
多値のデータより元の２値の時系列データを復元し、前
記各積分器は、入力される２値データを複数ビット加算
する加算器と、前記加算器で加算した多値データ値を入
力し基準電圧と比較することで複数の2値データを生成
する比較器と、前記比較器から出力される前記複数の2
値データと前の積分器の出力結果から積分器に入力され
た元の２値データを復元する復元器と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は通信装置に関し、特
に、データの受信に適用して好適な装置に関する。
に、データの受信に適用して好適な装置に関する。
【０００２】
【従来の技術】従来の通信装置では、受信部に、シリア
ル―パラレル変換を行うデマルチプレクサ（DEMUX）が
用いられる。図２０、図２１は、従来のデマルチプレク
サ（DEMUX）回路の構成例を示す図である。図２０は、
シフトレジスタ型、図２１はツリー型である。
ル―パラレル変換を行うデマルチプレクサ（DEMUX）が
用いられる。図２０、図２１は、従来のデマルチプレク
サ（DEMUX）回路の構成例を示す図である。図２０は、
シフトレジスタ型、図２１はツリー型である。
【０００３】図２０を参照すると、この従来のシフトレ
ジスタ型のDEMUX回路は、複数段（図では８段）縦続接
続されたＤ型フリップフロップ５０1〜５０8を備え、各
段のＤ型フリップフロップ５０1〜５０8の出力がラッチ
回路５１に並列入力されており、Ｄ型フリップフロップ
中を１クロックおきにデータがシフトするので、１クロ
ックあたりの処理ビット数は１である(例えば、文献１
（IEICE Trans. Electron, Vol. E78-C, No.12, 199
5, p1746)参照）。
ジスタ型のDEMUX回路は、複数段（図では８段）縦続接
続されたＤ型フリップフロップ５０1〜５０8を備え、各
段のＤ型フリップフロップ５０1〜５０8の出力がラッチ
回路５１に並列入力されており、Ｄ型フリップフロップ
中を１クロックおきにデータがシフトするので、１クロ
ックあたりの処理ビット数は１である(例えば、文献１
（IEICE Trans. Electron, Vol. E78-C, No.12, 199
5, p1746)参照）。
【０００４】図２１を参照すると、ツリー型のDEMUX回
路は、１：２DEMUX６０を階層的に配設してものであ
る。動作速度を律速する初段の１：２DEMUX６０1では、
図１８（ｂ）のように、２系列のフリップフロップが交
互にデータを読み込む構成とされていることから、1ク
ロックあたり２ビットのデータを処理できる(例えば文
献２（IEICE Trans. Electron, Vol. E78-C, No.12,
1995, p1746)参照）。
路は、１：２DEMUX６０を階層的に配設してものであ
る。動作速度を律速する初段の１：２DEMUX６０1では、
図１８（ｂ）のように、２系列のフリップフロップが交
互にデータを読み込む構成とされていることから、1ク
ロックあたり２ビットのデータを処理できる(例えば文
献２（IEICE Trans. Electron, Vol. E78-C, No.12,
1995, p1746)参照）。
【０００５】また、１つのデータに対して複数回の読み
込みを行うオーバーサンプリング方式も提案されている
(例えば文献３（Symp. On VLSI Circuits Digest
ofTechnical papers, p71, 1997)参照）。
込みを行うオーバーサンプリング方式も提案されている
(例えば文献３（Symp. On VLSI Circuits Digest
ofTechnical papers, p71, 1997)参照）。
【０００６】
【発明が解決しようとする課題】入力部に２値ロジック
のフリップフロップを使用する方式では、いずれの場合
も入力部の動作は、図２２に模式的に示したようになっ
ている。図２２（ａ）では、1クロック周期の前半で、
スイッチＳＷ１を閉成し（オンし）、スイッチＳＷ２を
開放し（オフし）、入力データを容量Ｃにサンプリング
し、図２２（ｂ）に示すように、後半では、スイッチＳ
Ｗ１を開放し（オフし）、スイッチＳＷ２を閉成し（オ
ンし）、データを容量Ｃに保持して、次段のフリップフ
ロップ（不図示）に送る。
のフリップフロップを使用する方式では、いずれの場合
も入力部の動作は、図２２に模式的に示したようになっ
ている。図２２（ａ）では、1クロック周期の前半で、
スイッチＳＷ１を閉成し（オンし）、スイッチＳＷ２を
開放し（オフし）、入力データを容量Ｃにサンプリング
し、図２２（ｂ）に示すように、後半では、スイッチＳ
Ｗ１を開放し（オフし）、スイッチＳＷ２を閉成し（オ
ンし）、データを容量Ｃに保持して、次段のフリップフ
ロップ（不図示）に送る。
【０００７】サンプリングに使用するクロックが使用す
るトランジスタの最大動作周波数である場合、正確なサ
ンプリングを行うには、１回のサンプリングに、最低で
も、クロック周期の１／２の時間のサンプリング時間を
必要とする。つまり、この方式で可能なデータレート
は、（最大動作周波数）×２である。
るトランジスタの最大動作周波数である場合、正確なサ
ンプリングを行うには、１回のサンプリングに、最低で
も、クロック周期の１／２の時間のサンプリング時間を
必要とする。つまり、この方式で可能なデータレート
は、（最大動作周波数）×２である。
【０００８】オーバーサンプルを用いる方式では、図２
３に示すように、１つのデータ（ＤＡＴＡ）に対して、
少しづつタイミングをずらせて（すなわち多相クロック
ＣＬＫ０〜ＣＬＫ３によって）、複数回サンプリングを
行い、得られた複数のサンプルデータ（Ｓａｍｐｌｅ
ｄａｔａ）から、重み付け関数等で、データを復元す
る。図２３に示す例では、データを４相のクロックのエ
ッジでサンプリングし、０１１１から、データ（Ｄｅｃ
ｉｓｉｏｎ Ｄａｔａ）として１を復元している。
３に示すように、１つのデータ（ＤＡＴＡ）に対して、
少しづつタイミングをずらせて（すなわち多相クロック
ＣＬＫ０〜ＣＬＫ３によって）、複数回サンプリングを
行い、得られた複数のサンプルデータ（Ｓａｍｐｌｅ
ｄａｔａ）から、重み付け関数等で、データを復元す
る。図２３に示す例では、データを４相のクロックのエ
ッジでサンプリングし、０１１１から、データ（Ｄｅｃ
ｉｓｉｏｎ Ｄａｔａ）として１を復元している。
【０００９】この場合は、処理可能なデータレートは、
（最大動作周波数）×２よりも大きくできる。
（最大動作周波数）×２よりも大きくできる。
【００１０】ところで、図２３には、クロックＣＬＫ０
〜ＣＬＫ３の波形は、方形波として示されているが、使
用するトランジスタの最大動作周波数近辺で使用する
と、クロックの波形はサイン波となる。
〜ＣＬＫ３の波形は、方形波として示されているが、使
用するトランジスタの最大動作周波数近辺で使用する
と、クロックの波形はサイン波となる。
【００１１】このためサンプルデータは、読み込む目標
のデータの前後のデータの影響をうけて、エラーが含ま
れることになり、エラーレートを下げることが難しい、
という問題があった。
のデータの前後のデータの影響をうけて、エラーが含ま
れることになり、エラーレートを下げることが難しい、
という問題があった。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、トランジスタの
最大動作周波数を超える周波数成分をもつデータに対し
ても正確に読み込むことを可能とする通信装置を提供す
ることにある。
てなされたものであって、その目的は、トランジスタの
最大動作周波数を超える周波数成分をもつデータに対し
ても正確に読み込むことを可能とする通信装置を提供す
ることにある。
【００１３】
【課題を解決するための手段】前記目的を達成する本発
明は、時系列で伝送される２値データを読み込み多値の
データとする積分器を持ち、前記多値データより元の２
値の時系列データを復元する。
明は、時系列で伝送される２値データを読み込み多値の
データとする積分器を持ち、前記多値データより元の２
値の時系列データを復元する。
【００１４】本発明において、時系列で伝送される２値
データを複数個読み込み、前記複数個の２値データに１
意に対応する多値データに変換する。
データを複数個読み込み、前記複数個の２値データに１
意に対応する多値データに変換する。
【００１５】本発明において、時系列で伝送される２値
データを１データ分ずつ加算して多値データとする。
データを１データ分ずつ加算して多値データとする。
【００１６】本発明において、前記積分器を複数個持
ち、複数の前記積分器がお互いのデータを参照すること
で元の２値の時系列データを復元する。
ち、複数の前記積分器がお互いのデータを参照すること
で元の２値の時系列データを復元する。
【００１７】本発明において、前記各積分器がそれぞれ
前記時系列データの１データ分だけずれたタイミングで
動作する。
前記時系列データの１データ分だけずれたタイミングで
動作する。
【００１８】本発明において、前記各積分器は自身より
も1入力データ分先に動作している積分器のデータを参
照する。
も1入力データ分先に動作している積分器のデータを参
照する。
【００１９】本発明において、前記各積分器は自身より
も1入力データ分先に動作している積分器より復元され
る２値のデータを参照する。
も1入力データ分先に動作している積分器より復元され
る２値のデータを参照する。
【００２０】本発明において、前記２値データの加算に
容量と電流スイッチを使用し、前記２値データに応じて
電流スイッチをオンオフさせることで容量に電荷を蓄積
または放電させることで加算を行う加算器を備える。
容量と電流スイッチを使用し、前記２値データに応じて
電流スイッチをオンオフさせることで容量に電荷を蓄積
または放電させることで加算を行う加算器を備える。
【００２１】本発明において、前記時系列で入力される
２値データの１データあたりの期間に対応して前記容量
の値を変化させる。
２値データの１データあたりの期間に対応して前記容量
の値を変化させる。
【００２２】本発明において、前記容量は複数のMOSFET
のゲート電極を並列に接続することで構成し、前記各MO
SFETのチャネルを生成または消失させることで全体の容
量を変化させる。
のゲート電極を並列に接続することで構成し、前記各MO
SFETのチャネルを生成または消失させることで全体の容
量を変化させる。
【００２３】本発明において、前記電流スイッチに流れ
る電流を加算動作中に変動させ、加算の最初と最後に流
れる電流は中間の加算期間よりも少なくする。
る電流を加算動作中に変動させ、加算の最初と最後に流
れる電流は中間の加算期間よりも少なくする。
【００２４】本発明において、前記電荷を蓄積または放
電させる容量のつながるノードに電流スイッチを介して
前記容量よりも小さい容量を接続し、前記大きい容量で
の加算動作が終了した時点で前記電流スイッチを切断し
前記小さい容量のみ電荷を保持させて、大きい容量は放
電もしくは充電を行い加算前の状態に戻し、大きい容量
での次の加算動作開始時に前記電流スイッチを接続して
小さい容量と大きい容量の電位を同じとする。
電させる容量のつながるノードに電流スイッチを介して
前記容量よりも小さい容量を接続し、前記大きい容量で
の加算動作が終了した時点で前記電流スイッチを切断し
前記小さい容量のみ電荷を保持させて、大きい容量は放
電もしくは充電を行い加算前の状態に戻し、大きい容量
での次の加算動作開始時に前記電流スイッチを接続して
小さい容量と大きい容量の電位を同じとする。
【００２５】本発明において、前記２値データの加算
に、各積分器あたり２組の容量と電流スイッチを使用
し、前記２値データに応じて２組の電流スイッチそれぞ
れ逆極性にオンオフさせ、２組の容量に電荷を蓄積また
は放電させることで加算を行う。
に、各積分器あたり２組の容量と電流スイッチを使用
し、前記２値データに応じて２組の電流スイッチそれぞ
れ逆極性にオンオフさせ、２組の容量に電荷を蓄積また
は放電させることで加算を行う。
【００２６】本発明において、前記２組の容量に蓄えら
れた多値データに対し、多値データの最大値とそれより
１段階小さい値の間のもしくは、多値データの最小値と
それより１段階大きい値の間のいずれか1種類の基準電
圧と比較することで２値のデータに復元する。
れた多値データに対し、多値データの最大値とそれより
１段階小さい値の間のもしくは、多値データの最小値と
それより１段階大きい値の間のいずれか1種類の基準電
圧と比較することで２値のデータに復元する。
【００２７】本発明において、前記各積分器の出力部
に、前記各積分器のお互いのタイミング差に応じたタイ
ミングの遅延装置を持つ。
に、前記各積分器のお互いのタイミング差に応じたタイ
ミングの遅延装置を持つ。
【００２８】本発明において、前記各積分器の出力部
に、前記各積分器のお互いのタイミング差に応じたタイ
ミングのラッチを備える。
に、前記各積分器のお互いのタイミング差に応じたタイ
ミングのラッチを備える。
【００２９】本発明において、前記各積分器は自身より
も1入力データ分先に動作している積分器より復元され
る２値のデータを参照するにあたり、前記先に動作して
いる積分器の出力の０または１に対応した２種の自身の
復元データをあらかじめ作成しておき、前記先に動作し
ている積分器の出力が確定した時点で前記2種の自身の
復元データのいずれかを選択して出力する。
も1入力データ分先に動作している積分器より復元され
る２値のデータを参照するにあたり、前記先に動作して
いる積分器の出力の０または１に対応した２種の自身の
復元データをあらかじめ作成しておき、前記先に動作し
ている積分器の出力が確定した時点で前記2種の自身の
復元データのいずれかを選択して出力する。
【００３０】本発明において、前記各積分器はデータの
復元器を複数持ち、前記復元器を前記積分器の読み込み
間隔分のタイミングだけずらせて並列に動作させる。
復元器を複数持ち、前記復元器を前記積分器の読み込み
間隔分のタイミングだけずらせて並列に動作させる。
【００３１】本発明において、前記積分器は時系列で伝
送される微小信号を多値データに変換してから前記多値
データ信号の増幅を行う。
送される微小信号を多値データに変換してから前記多値
データ信号の増幅を行う。
【００３２】本発明において、前記積分器は複数の副積
分器から構成され、積分器の読み込みタイミング毎に副
積分器を切り替えて動作させる。
分器から構成され、積分器の読み込みタイミング毎に副
積分器を切り替えて動作させる。
【００３３】本発明において、積分器が複数の副積分器
から構成される場合に、1回の積分器の読み込みタイミ
ングにデータの読み込みを行う副積分器は1つのみとす
る。
から構成される場合に、1回の積分器の読み込みタイミ
ングにデータの読み込みを行う副積分器は1つのみとす
る。
【００３４】
【発明の実施の形態】本発明の実施の形態について説明
する。図１は、本発明の実施の形態の構成を説明するた
めの図である。図１を参照すると、２系列の積分器１、
２を備え、各積分器は、１ビット分ずれたタイミング
で、２ビットづつ入力データの加算を行う。これによ
り、各積分器１、２では、入力データに応じて０、１、
２の３値が得られる。
する。図１は、本発明の実施の形態の構成を説明するた
めの図である。図１を参照すると、２系列の積分器１、
２を備え、各積分器は、１ビット分ずれたタイミング
で、２ビットづつ入力データの加算を行う。これによ
り、各積分器１、２では、入力データに応じて０、１、
２の３値が得られる。
【００３５】ここで、入力データの０−１と１−０は、
積分器では、どちらも１となるので、両者を判別できな
い。そこで、本発明においては、１ビット分ずれた、２
系列の積分器１、２のデータを互いに参照することで、
判別を行う。
積分器では、どちらも１となるので、両者を判別できな
い。そこで、本発明においては、１ビット分ずれた、２
系列の積分器１、２のデータを互いに参照することで、
判別を行う。
【００３６】つまり、自身の積分結果が１であり、他の
積分器の１ビット前の出力が０−０または１−０の場
合、自身の出力は０−１となり、他の積分器の出力が０
−１または１−１の場合、自身の出力は１−０である。
積分器の１ビット前の出力が０−０または１−０の場
合、自身の出力は０−１となり、他の積分器の出力が０
−１または１−１の場合、自身の出力は１−０である。
【００３７】これより、表１のような判定表ができる。
このように、互いのデータ参照で正しいデータが復元で
きることが分かる。
このように、互いのデータ参照で正しいデータが復元で
きることが分かる。
【００３８】
【表１】
【００３９】ただし、この方式では、10101010…のよう
に、１と０が交互に入力される場合には、入力データ列
の最初の１ビットがわからないので、後の全てのデータ
の判定ができないことになる。しかし、実際には、デー
タが常に、10101010…では、情報が伝達できないため、
必ず、00、または11のパターンが発生する。つまり、そ
のパターン以降は、正しいデータの判定が可能となる。
に、１と０が交互に入力される場合には、入力データ列
の最初の１ビットがわからないので、後の全てのデータ
の判定ができないことになる。しかし、実際には、デー
タが常に、10101010…では、情報が伝達できないため、
必ず、00、または11のパターンが発生する。つまり、そ
のパターン以降は、正しいデータの判定が可能となる。
【００４０】この例では、積分器に使用するクロック
は、データレートの１／４となるので、使用するトラン
ジスタの最大動作周波数の４倍のデータレートで処理す
ることができることになる。
は、データレートの１／４となるので、使用するトラン
ジスタの最大動作周波数の４倍のデータレートで処理す
ることができることになる。
【００４１】図１には、１度に２ビットずつ読み込む場
合の構成を例示したが、上記と同様の原理に従い、ｎ
(ただしｎは所定の正整数)系列の積分器を用意し、各積
分器は、１ビット分ずれたタイミングで、ｎビットづつ
入力データの積分を行うと、最大動作周波数の２ｎ倍の
データレートで処理可能である。
合の構成を例示したが、上記と同様の原理に従い、ｎ
(ただしｎは所定の正整数)系列の積分器を用意し、各積
分器は、１ビット分ずれたタイミングで、ｎビットづつ
入力データの積分を行うと、最大動作周波数の２ｎ倍の
データレートで処理可能である。
【００４２】このように、本発明においては、１度の入
力データ読み込みにおいて複数のデータを読み込むこと
により、入力データのもつ周波数成分よりも低い動作周
波数で、元のデータを復元することができる。
力データ読み込みにおいて複数のデータを読み込むこと
により、入力データのもつ周波数成分よりも低い動作周
波数で、元のデータを復元することができる。
【００４３】本発明の通信装置は、入力される２値デー
タを共通に入力とする第１乃至第Ｎの積分器（図２の１
０1〜１０4）を備え、前記第１乃至第Ｎの積分器は、互
いに位相の異なる第１乃至第Ｎのクロック（ＣＬＫ０〜
ＣＬＫ３）で駆動されるとともに、ｉ＋１番目の積分器
は、該積分器の前の積分器であるｉ番目の積分器の出力
を参照し（ただし、ｉ＝Ｎの場合、Ｎ＋１番目は１番目
となり、１番目の積分器はＮ番目の積分器の出力を参照
する）。一の積分器に供給されるクロックが前記積分器
の前の積分器に供給されるクロックよりも１ビットデー
タ分位相が遅れている、各積分器は、入力される２値デ
ータを複数ビット加算する加算器（１１）と、前記加算
器で加算した多値データを入力し基準電圧と比較するこ
とで複数の2値データを生成する比較器（１２）と、前
記比較器から出力される複数の2値データと前の積分器
の出力結果から積分器に入力された元の２値データを復
元する復元器（１４）と、を備え、積分器は、さらに、
復元器（１４）からの出力を入力しタイミングを調整し
て出力データとして出力するラッチ（１５）を備えてい
る。
タを共通に入力とする第１乃至第Ｎの積分器（図２の１
０1〜１０4）を備え、前記第１乃至第Ｎの積分器は、互
いに位相の異なる第１乃至第Ｎのクロック（ＣＬＫ０〜
ＣＬＫ３）で駆動されるとともに、ｉ＋１番目の積分器
は、該積分器の前の積分器であるｉ番目の積分器の出力
を参照し（ただし、ｉ＝Ｎの場合、Ｎ＋１番目は１番目
となり、１番目の積分器はＮ番目の積分器の出力を参照
する）。一の積分器に供給されるクロックが前記積分器
の前の積分器に供給されるクロックよりも１ビットデー
タ分位相が遅れている、各積分器は、入力される２値デ
ータを複数ビット加算する加算器（１１）と、前記加算
器で加算した多値データを入力し基準電圧と比較するこ
とで複数の2値データを生成する比較器（１２）と、前
記比較器から出力される複数の2値データと前の積分器
の出力結果から積分器に入力された元の２値データを復
元する復元器（１４）と、を備え、積分器は、さらに、
復元器（１４）からの出力を入力しタイミングを調整し
て出力データとして出力するラッチ（１５）を備えてい
る。
【００４４】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図２は、本発明の一実施例の構成を示す図
である。図３は、本発明の一実施例のタイミング図であ
る。図２は、１：４のシリアル-パラレル変換を行う場
合の構成を示したものである。なお、図２に示した、
１：４のシリアル-パラレル変換を行う構成は、本発明
を例示的に説明するためのものであり、本発明におい
て、積分器の数が４個に限定されるものでないことは勿
論である。
に説明する。図２は、本発明の一実施例の構成を示す図
である。図３は、本発明の一実施例のタイミング図であ
る。図２は、１：４のシリアル-パラレル変換を行う場
合の構成を示したものである。なお、図２に示した、
１：４のシリアル-パラレル変換を行う構成は、本発明
を例示的に説明するためのものであり、本発明におい
て、積分器の数が４個に限定されるものでないことは勿
論である。
【００４５】図２において、各積分器１０1〜１０4は、
図３に示すように、９０°づつ位相のずれた４相のクロ
ックＣＬＫ０〜ＣＬＫ３でそれぞれ駆動される。
図３に示すように、９０°づつ位相のずれた４相のクロ
ックＣＬＫ０〜ＣＬＫ３でそれぞれ駆動される。
【００４６】各積分器１０1〜１０4は、データを２ビッ
トづつ読み込むが、出力されるデータは後の方の１ビッ
トのみである。
トづつ読み込むが、出力されるデータは後の方の１ビッ
トのみである。
【００４７】つまり、入力ＩＮが０−１でも１−１で
も、積分器の出力は１となる。この出力は、９０°遅れ
て動作している次の積分器に送られる。
も、積分器の出力は１となる。この出力は、９０°遅れ
て動作している次の積分器に送られる。
【００４８】次に、図４は、図２にブロック図として示
した１系列の積分器１０の構成を示す図である。図５
は、この積分器１０の動作タイミングを示す図である。
した１系列の積分器１０の構成を示す図である。図５
は、この積分器１０の動作タイミングを示す図である。
【００４９】図４を参照すると、積分器は、入力データ
を加算する加算器１１と、加算器１１で加算した多値デ
ータから2ビットの2値のデータを取り出す2つの比較器
（加算器１１の加算結果Ａを基準電圧Ｈ以上であるか否
か判定する比較器１２−１と、基準電圧Ｌ以下であるか
否か判定する比較器１２−２よりなる）と、比較器１２
−１、１２−２の出力をクロックでラッチするＤ型フリ
ップフロップよりなるラッチ１３−１、１３−２と、さ
らにこの2ビットの2値データと、前の積分器（ある積分
器に対して９０°前のクロックで駆動される積分器）の
出力結果からデータを復元する復元器１４と、復元器１
４からの出力をラッチして出力データとして出力するＤ
型フリップフロップよりなるタイミング調整用のラッチ
１５と、を備えている。
を加算する加算器１１と、加算器１１で加算した多値デ
ータから2ビットの2値のデータを取り出す2つの比較器
（加算器１１の加算結果Ａを基準電圧Ｈ以上であるか否
か判定する比較器１２−１と、基準電圧Ｌ以下であるか
否か判定する比較器１２−２よりなる）と、比較器１２
−１、１２−２の出力をクロックでラッチするＤ型フリ
ップフロップよりなるラッチ１３−１、１３−２と、さ
らにこの2ビットの2値データと、前の積分器（ある積分
器に対して９０°前のクロックで駆動される積分器）の
出力結果からデータを復元する復元器１４と、復元器１
４からの出力をラッチして出力データとして出力するＤ
型フリップフロップよりなるタイミング調整用のラッチ
１５と、を備えている。
【００５０】図４及び図５を参照して、この積分器の動
作について以下に説明する。
作について以下に説明する。
【００５１】クロックがＨｉｇｈの期間(サンプル)に、
加算器１１で、入力データ2ビット分を積分し、クロッ
クがＬｏｗの間(ホールド)そのデータを保持する。
加算器１１で、入力データ2ビット分を積分し、クロッ
クがＬｏｗの間(ホールド)そのデータを保持する。
【００５２】これにより、加算器１１の出力ノードAに
は入力データ2ビットに対応して3値のデータが出力され
る。この3値データは入力の2ビットが0-0ならば2、0-1
ならば1、1-0ならば1、1-1ならば0となり、入力データ2
ビットを反転させてから加算した値となっている。
は入力データ2ビットに対応して3値のデータが出力され
る。この3値データは入力の2ビットが0-0ならば2、0-1
ならば1、1-0ならば1、1-1ならば0となり、入力データ2
ビットを反転させてから加算した値となっている。
【００５３】加算器１１の積分結果Ａである多値データ
を比較器１２−１、１２−２で２つの基準電圧Ｈｉｇｈ
と基準電圧Ｌｏｗとそれぞれ比較し、2ビットの2値デー
タを得る。
を比較器１２−１、１２−２で２つの基準電圧Ｈｉｇｈ
と基準電圧Ｌｏｗとそれぞれ比較し、2ビットの2値デー
タを得る。
【００５４】この基準電圧は例えば電源電圧をVDDとす
ると基準電圧ＨはVDDの1/3、基準電圧ＬはVDDの2/3とい
うように、3値のデータの0と1もしくは1と2の境目とな
る電圧とする。
ると基準電圧ＨはVDDの1/3、基準電圧ＬはVDDの2/3とい
うように、3値のデータの0と1もしくは1と2の境目とな
る電圧とする。
【００５５】比較器１２−１、１２−２の出力の2ビッ
トの2値データCHとCLは積分結果Ａの0,1,2の3値に対応
してCH:CL=1:1,0:1,0:0となる。この値は入力されるク
ロックでラッチするラッチ１３−１、１３−２によって
クロックに対応したタイミングで出力ＨとＬに現れる。
トの2値データCHとCLは積分結果Ａの0,1,2の3値に対応
してCH:CL=1:1,0:1,0:0となる。この値は入力されるク
ロックでラッチするラッチ１３−１、１３−２によって
クロックに対応したタイミングで出力ＨとＬに現れる。
【００５６】復元器１４は、ラッチ１３−１、１３−２
の出力ＨとＬ、および、前の積分器の出力Ｆを用いて、
以下の真理値表２に従い結果Qを出力する。
の出力ＨとＬ、および、前の積分器の出力Ｆを用いて、
以下の真理値表２に従い結果Qを出力する。
【００５７】
【表２】
【００５８】図２において、出力Ｄ０〜Ｄ３は、それぞ
れの積分器１０1〜１０4が、異なる位相のクロックＣＬ
Ｋ０〜ＣＬＫ３で動作しているために、そのままではデ
ータの出力タイミングがそろわない。そこで、図４で最
終段のラッチ１５は、積分器ごとに、ラッチの段数（遅
延時間）を変化させて、出力のタイミングを揃える働き
をする。すなわちラッチ１５はリタイミング用ラッチで
ある。なお、表１、２において、ＸはDon't Care（ド
ントケア）を表す。
れの積分器１０1〜１０4が、異なる位相のクロックＣＬ
Ｋ０〜ＣＬＫ３で動作しているために、そのままではデ
ータの出力タイミングがそろわない。そこで、図４で最
終段のラッチ１５は、積分器ごとに、ラッチの段数（遅
延時間）を変化させて、出力のタイミングを揃える働き
をする。すなわちラッチ１５はリタイミング用ラッチで
ある。なお、表１、２において、ＸはDon't Care（ド
ントケア）を表す。
【００５９】図６は、加算器１２の構成の一例を示す図
である。図６を参照すると、電源ＶDDとグランド間に直
列接続されたＰチャネルＭＯＳトランジスタＭ１、Ｎチ
ャネルＭＯＳトランジスタＭ２、およびＮチャネルＭＯ
ＳトランジスタＭ３を備え、ＭＯＳトランジスタＭ１、
Ｍ３のゲートにはクロックＣＬＫが共通に入力され、Ｍ
ＯＳトランジスタＭ２のゲートには入力データＩＮが入
力され、ＭＯＳトランジスタＭ１、Ｍ２のドレインの接
続点（ノードＢ）とグランド間には容量値可変型の容量
Ｃ１が接続され、ノードＢとノードＡ間にはＰチャネル
ＭＯＳトランジスタＭ４とＮチャネルＭＯＳトランジス
タＭ５よりなるＣＭＯＳトランスファスイッチ（ゲート
にはクロックＣＬＫの相補信号とクロックＣＬＫがそれ
ぞれ入力される）が挿入され、ノードＡとグランド間に
は容量Ｃ２が接続されている。
である。図６を参照すると、電源ＶDDとグランド間に直
列接続されたＰチャネルＭＯＳトランジスタＭ１、Ｎチ
ャネルＭＯＳトランジスタＭ２、およびＮチャネルＭＯ
ＳトランジスタＭ３を備え、ＭＯＳトランジスタＭ１、
Ｍ３のゲートにはクロックＣＬＫが共通に入力され、Ｍ
ＯＳトランジスタＭ２のゲートには入力データＩＮが入
力され、ＭＯＳトランジスタＭ１、Ｍ２のドレインの接
続点（ノードＢ）とグランド間には容量値可変型の容量
Ｃ１が接続され、ノードＢとノードＡ間にはＰチャネル
ＭＯＳトランジスタＭ４とＮチャネルＭＯＳトランジス
タＭ５よりなるＣＭＯＳトランスファスイッチ（ゲート
にはクロックＣＬＫの相補信号とクロックＣＬＫがそれ
ぞれ入力される）が挿入され、ノードＡとグランド間に
は容量Ｃ２が接続されている。
【００６０】クロックＣＬＫがＨｉｇｈの期間に、Ｎチ
ャネルＭＯＳトランジスタＭ３がオンし、トランジスタ
Ｍ４、Ｍ５よりなるトランスファスイッチがオンし、入
力データＩＮがＨｉｇｈの時間だけ、ＮチャネルＭＯＳ
トランジスタＭ２がオンし、容量Ｃ１、Ｃ２を放電す
る。
ャネルＭＯＳトランジスタＭ３がオンし、トランジスタ
Ｍ４、Ｍ５よりなるトランスファスイッチがオンし、入
力データＩＮがＨｉｇｈの時間だけ、ＮチャネルＭＯＳ
トランジスタＭ２がオンし、容量Ｃ１、Ｃ２を放電す
る。
【００６１】容量に蓄えられた電圧は、トランジスタＭ
４、Ｍ５よりなるトランスファスイッチＭ４、Ｍ５を介
して、ノードＡに、クロックＣＬＫがＬｏｗの期間だけ
保持される。
４、Ｍ５よりなるトランスファスイッチＭ４、Ｍ５を介
して、ノードＡに、クロックＣＬＫがＬｏｗの期間だけ
保持される。
【００６２】クロックＣＬＫがＬｏｗの期間、ノードＢ
は、オン状態とされたＰチャネルＭＯＳトランジスタＭ
１を介して電源電圧ＶDDにまで充電される。
は、オン状態とされたＰチャネルＭＯＳトランジスタＭ
１を介して電源電圧ＶDDにまで充電される。
【００６３】次のクロックＣＬＫがＨｉｇｈとなるタイ
ミングでは、ノードＡ、Ｂの電圧が等しくなるように、
容量Ｃ１とＣ２の電荷の再配分が行われるが、Ｃ２の容
量をＣ１よりも小さくすることで、ノードＢの電圧の変
化は、ノードＡの電圧の変化よりも小さくなる。
ミングでは、ノードＡ、Ｂの電圧が等しくなるように、
容量Ｃ１とＣ２の電荷の再配分が行われるが、Ｃ２の容
量をＣ１よりも小さくすることで、ノードＢの電圧の変
化は、ノードＡの電圧の変化よりも小さくなる。
【００６４】ここで、クロックＣＬＫがＨｉｇｈの期間
の充放電の時定数は、ＮチャネルＭＯＳトランジスタＭ
２、Ｍ３のオン抵抗と、容量Ｃ１の容量値でほぼ決定さ
れる。この時定数は、クロックＣＬＫ周期の１／２の時
間で、放電が完了するようにしなければならないため、
動作周波数によって、時定数を変える必要がある。この
ように時定数を可変するため、容量Ｃは容量値が可変型
とされている。
の充放電の時定数は、ＮチャネルＭＯＳトランジスタＭ
２、Ｍ３のオン抵抗と、容量Ｃ１の容量値でほぼ決定さ
れる。この時定数は、クロックＣＬＫ周期の１／２の時
間で、放電が完了するようにしなければならないため、
動作周波数によって、時定数を変える必要がある。この
ように時定数を可変するため、容量Ｃは容量値が可変型
とされている。
【００６５】図７は、図６に示した容量Ｃ１の構成の一
例を示す図である。図７を参照すると、可変容量は並列
に接続されたゲート容量の異なる８個のＭＯＳキャパシ
タＭＣ０〜ＭＣ７で構成される。
例を示す図である。図７を参照すると、可変容量は並列
に接続されたゲート容量の異なる８個のＭＯＳキャパシ
タＭＣ０〜ＭＣ７で構成される。
【００６６】ＭＯＳキャパシタＭＣ０〜ＭＣ７は、コン
トロール信号ＣＮＴxがＬｏｗの時のみチャネルが形成
されて大きなゲート容量を持つので、コントロール信号
ＣＮＴ0〜ＣＮＴ７を制御することで、精度良く容量を
制御できる。コントロール信号ＣＮＴ0〜ＣＮＴ7はチッ
プ上の８ビットレジスタ２０に保持された値で決定さ
れ、それぞれインバータＩＮＶ０〜ＩＮＶ７で反転した
値が、ＭＯＳキャパシタＭＣ０〜ＭＣ７のドレインとソ
ースに共通接続される。
トロール信号ＣＮＴxがＬｏｗの時のみチャネルが形成
されて大きなゲート容量を持つので、コントロール信号
ＣＮＴ0〜ＣＮＴ７を制御することで、精度良く容量を
制御できる。コントロール信号ＣＮＴ0〜ＣＮＴ7はチッ
プ上の８ビットレジスタ２０に保持された値で決定さ
れ、それぞれインバータＩＮＶ０〜ＩＮＶ７で反転した
値が、ＭＯＳキャパシタＭＣ０〜ＭＣ７のドレインとソ
ースに共通接続される。
【００６７】図８は、本発明の一実施例の加算器１１の
内部動作波形を示す図であり、クロックＣＬＫ、入力デ
ータＩＮと容量Ｃ１の充放電電流を示している。図８に
示すように、クロックＣＬＫの波形を、方形波からサイ
ン波に近づけることで、入力データＩＮがＨｉｇｈの期
間の充放電電流は、クロックＣＬＫがＨｉｇｈの期間の
最初と最後が少なくなる。これにより、クロックＣＬＫ
と入力データＩＮの信号のタイミングがずれた場合で
も、前後の入力データＩＮの信号が加算器の出力結果に
与える影響が小さくなり、タイミングずれに対しての動
作マージンを大きくすることができる。
内部動作波形を示す図であり、クロックＣＬＫ、入力デ
ータＩＮと容量Ｃ１の充放電電流を示している。図８に
示すように、クロックＣＬＫの波形を、方形波からサイ
ン波に近づけることで、入力データＩＮがＨｉｇｈの期
間の充放電電流は、クロックＣＬＫがＨｉｇｈの期間の
最初と最後が少なくなる。これにより、クロックＣＬＫ
と入力データＩＮの信号のタイミングがずれた場合で
も、前後の入力データＩＮの信号が加算器の出力結果に
与える影響が小さくなり、タイミングずれに対しての動
作マージンを大きくすることができる。
【００６８】図９は、加算器１１の出力から０、１、２
の３値を得るための比較器１２の構成の一例を示す図で
あり、基準電圧L用１２−2（図４参照）と基準電圧H用
１２−1（図４参照）の二つの比較器よりなる。
の３値を得るための比較器１２の構成の一例を示す図で
あり、基準電圧L用１２−2（図４参照）と基準電圧H用
１２−1（図４参照）の二つの比較器よりなる。
【００６９】図９（ａ）を参照すると、電源ＶDDにソー
スが接続されゲートが接地されたＰチャネルＭＯＳトラ
ンジスタよりなる定電流源トランジスタＭ１１と、ソー
スが共通接続されて定電流源トランジスタＭ１１のドレ
インに接続され、基準電圧ＲＥＦ（図4における基準電
圧H）と入力データＩＮをそれぞれゲートに入力する差
動対トランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ
１２、Ｍ１３と、カレントミラー回路を構成し、差動対
トランジスタのドレインに接続され能動負荷として機能
するＮチャネルＭＯＳトランジスタＭ１４、１５よりな
る差動回路よりなり、ＮチャネルＭＯＳトランジスタＭ
１５のドレインから出力OUTが取り出される。基準電圧
ＲＥＦよりも入力データＩＮの電圧が低いとき、出力Ｏ
ＵＴはＨｉｇｈレベルを出力する。
スが接続されゲートが接地されたＰチャネルＭＯＳトラ
ンジスタよりなる定電流源トランジスタＭ１１と、ソー
スが共通接続されて定電流源トランジスタＭ１１のドレ
インに接続され、基準電圧ＲＥＦ（図4における基準電
圧H）と入力データＩＮをそれぞれゲートに入力する差
動対トランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ
１２、Ｍ１３と、カレントミラー回路を構成し、差動対
トランジスタのドレインに接続され能動負荷として機能
するＮチャネルＭＯＳトランジスタＭ１４、１５よりな
る差動回路よりなり、ＮチャネルＭＯＳトランジスタＭ
１５のドレインから出力OUTが取り出される。基準電圧
ＲＥＦよりも入力データＩＮの電圧が低いとき、出力Ｏ
ＵＴはＨｉｇｈレベルを出力する。
【００７０】図９（ｂ）を参照すると、ソースが接地さ
れたＮチャネルＭＯＳトランジスタよりなる定電流源ト
ランジスタＭ２７と、ソースが共通接続されて定電流源
トランジスタＭ２７のドレインに接続され、基準電圧Ｒ
ＥＦ（図4における基準電圧L）と入力データＩＮをそれ
ぞれゲートに入力する差動対トランジスタ（Ｎチャネル
ＭＯＳトランジスタ）Ｍ２３、Ｍ２４と、カレントミラ
ー回路を構成し、差動対トランジスタのドレインに接続
され能動負荷として機能するＰチャネルＭＯＳトランジ
スタＭ２１、２２よりなる差動回路よりなり、Ｐチャネ
ルＭＯＳトランジスタＭ２２のドレインから出力が取り
出される。定電流源トランジスタＭ２７とトランジスタ
Ｍ２６はカレントミラー回路を構成し、トランジスタＭ
２６のドレインと電源間にはゲートが接地されたＰチャ
ネルＭＯＳトランジスタＭ２５が挿入されており、定電
流源トランジスタＭ２７は、ＰチャネルＭＯＳトランジ
スタＭ２５のドレイン電流のミラー電流で差動対トラン
ジスタＭ２３、Ｍ２４を駆動する。基準電圧ＲＥＦより
も入力データＩＮの電圧が低いとき、出力ＯＵＴはＨｉ
ｇｈレベルを出力する。
れたＮチャネルＭＯＳトランジスタよりなる定電流源ト
ランジスタＭ２７と、ソースが共通接続されて定電流源
トランジスタＭ２７のドレインに接続され、基準電圧Ｒ
ＥＦ（図4における基準電圧L）と入力データＩＮをそれ
ぞれゲートに入力する差動対トランジスタ（Ｎチャネル
ＭＯＳトランジスタ）Ｍ２３、Ｍ２４と、カレントミラ
ー回路を構成し、差動対トランジスタのドレインに接続
され能動負荷として機能するＰチャネルＭＯＳトランジ
スタＭ２１、２２よりなる差動回路よりなり、Ｐチャネ
ルＭＯＳトランジスタＭ２２のドレインから出力が取り
出される。定電流源トランジスタＭ２７とトランジスタ
Ｍ２６はカレントミラー回路を構成し、トランジスタＭ
２６のドレインと電源間にはゲートが接地されたＰチャ
ネルＭＯＳトランジスタＭ２５が挿入されており、定電
流源トランジスタＭ２７は、ＰチャネルＭＯＳトランジ
スタＭ２５のドレイン電流のミラー電流で差動対トラン
ジスタＭ２３、Ｍ２４を駆動する。基準電圧ＲＥＦより
も入力データＩＮの電圧が低いとき、出力ＯＵＴはＨｉ
ｇｈレベルを出力する。
【００７１】図１０は、本発明の一実施例の復元器１４
の構成を示す図である。図１０に示した復元器１４の構
成は、表２の真理値表を実現するものである。この回路
は、偶数ビットＤ０、Ｄ２と、奇数ビットＤ１、Ｄ３で
別の回路を用いている。図１０（ａ）を参照すると、偶
数ビットの復元器は、前の積分器の出力Ｆの反転信号
と、ラッチ１３−２（図４参照）の出力Ｌを入力する否
定論理積回路ＮＡＮＤ１と、ＮＡＮＤ１の出力と、ラッ
チ１３−１（図４参照）の出力ＨをインバータINV11で
反転した信号入力する否定論理積回路ＮＡＮＤ２とを備
えている。
の構成を示す図である。図１０に示した復元器１４の構
成は、表２の真理値表を実現するものである。この回路
は、偶数ビットＤ０、Ｄ２と、奇数ビットＤ１、Ｄ３で
別の回路を用いている。図１０（ａ）を参照すると、偶
数ビットの復元器は、前の積分器の出力Ｆの反転信号
と、ラッチ１３−２（図４参照）の出力Ｌを入力する否
定論理積回路ＮＡＮＤ１と、ＮＡＮＤ１の出力と、ラッ
チ１３−１（図４参照）の出力ＨをインバータINV11で
反転した信号入力する否定論理積回路ＮＡＮＤ２とを備
えている。
【００７２】また、図１０（ｂ）を参照すると、奇数ビ
ット用の復元器としては、前の積分器の出力Ｆとラッチ
１３−２（図４参照）の出力ＬをインバータINV12で反
転した信号を入力する否定論理和回路ＮＯＲ１と、ＮＯ
Ｒ１の出力と、ラッチ１３−１（図４参照）の出力Ｈを
入力する否定論理和回路ＮＯＲ２とを備えている。
ット用の復元器としては、前の積分器の出力Ｆとラッチ
１３−２（図４参照）の出力ＬをインバータINV12で反
転した信号を入力する否定論理和回路ＮＯＲ１と、ＮＯ
Ｒ１の出力と、ラッチ１３−１（図４参照）の出力Ｈを
入力する否定論理和回路ＮＯＲ２とを備えている。
【００７３】Ｄ０〜Ｄ３の積分器１０1〜１０4は、１／
４クロック（９０°）づつずれて動作しているので、前
の積分器の出力Ｆが入力されてから、出力データＱが出
力されるまでの時間は、１／４クロック周期以下でなけ
ればならず、このため、高速な動作が要求される。
４クロック（９０°）づつずれて動作しているので、前
の積分器の出力Ｆが入力されてから、出力データＱが出
力されるまでの時間は、１／４クロック周期以下でなけ
ればならず、このため、高速な動作が要求される。
【００７４】そこで、図１０に示すように、このバスの
ゲート段数を減らすために、ロジックの最適化を行った
結果、偶数ビットと奇数ビットで別の回路となってい
る。
ゲート段数を減らすために、ロジックの最適化を行った
結果、偶数ビットと奇数ビットで別の回路となってい
る。
【００７５】図１１は、本発明の一実施例の復元器１４
の他の構成を示す図である。この回路では、偶数と奇数
のビットで同じ回路を用いる。電源とグランド間に直列
に接続されたＰチャネルＭＯＳトランジスタＭ３１、Ｍ
３２、ＮチャネルＭＯＳトランジスタＭ３３、Ｍ３４、
インバータINV21,INV22を備え、トランジスタＭ３１の
ゲートにはLをINV21で反転した信号、トランジスタＭ３
２、Ｍ３３のゲートにはＦ、トランジスタＭ３４のゲー
トにはHをINV22で反転した信号、電源とグランド間に直
列に接続されたＰチャネルＭＯＳトランジスタＭ３５と
ＮチャネルＭＯＳトランジスタＭ３６を備え、トランジ
スタＭ３５のゲートにはHをINV22で反転した信号、トラ
ンジスタＭ３６のゲートにはLをINV21で反転した信号、
ＰチャネルＭＯＳトランジスタＭ３２とＮチャネルＭＯ
ＳトランジスタＭ３３のドレインの接続点が、Ｐチャネ
ルＭＯＳトランジスタＭ３５とＮチャネルＭＯＳトラン
ジスタＭ３６のドレインの接続点に接続され出力され
る。
の他の構成を示す図である。この回路では、偶数と奇数
のビットで同じ回路を用いる。電源とグランド間に直列
に接続されたＰチャネルＭＯＳトランジスタＭ３１、Ｍ
３２、ＮチャネルＭＯＳトランジスタＭ３３、Ｍ３４、
インバータINV21,INV22を備え、トランジスタＭ３１の
ゲートにはLをINV21で反転した信号、トランジスタＭ３
２、Ｍ３３のゲートにはＦ、トランジスタＭ３４のゲー
トにはHをINV22で反転した信号、電源とグランド間に直
列に接続されたＰチャネルＭＯＳトランジスタＭ３５と
ＮチャネルＭＯＳトランジスタＭ３６を備え、トランジ
スタＭ３５のゲートにはHをINV22で反転した信号、トラ
ンジスタＭ３６のゲートにはLをINV21で反転した信号、
ＰチャネルＭＯＳトランジスタＭ３２とＮチャネルＭＯ
ＳトランジスタＭ３３のドレインの接続点が、Ｐチャネ
ルＭＯＳトランジスタＭ３５とＮチャネルＭＯＳトラン
ジスタＭ３６のドレインの接続点に接続され出力され
る。
【００７６】図１２は、本発明の別の実施例の積分器の
構成を示す図である。図１２を参照すると、この実施例
では、積分器１系統あたり、加算器を２個用意し、それ
ぞれが正負の入力信号を加算し0,1,2の多値データを得
る。
構成を示す図である。図１２を参照すると、この実施例
では、積分器１系統あたり、加算器を２個用意し、それ
ぞれが正負の入力信号を加算し0,1,2の多値データを得
る。
【００７７】これにより得られる正、負加算器４１−
１、４１−２の多値データ出力は、表３のようになる。
１、４１−２の多値データ出力は、表３のようになる。
【００７８】
【表３】
【００７９】次の表４は、この実施例における正比較器
と負比較器の出力を一覧で示したものである。
と負比較器の出力を一覧で示したものである。
【００８０】加算結果の多値のデータ０、１、２の３値
であるが、表４では、この出力を1と０の間の電圧に設
定した１種類の基準電圧と比較することで、２つの比較
器４２−１、４２−２より、２値のデータを得る。
であるが、表４では、この出力を1と０の間の電圧に設
定した１種類の基準電圧と比較することで、２つの比較
器４２−１、４２−２より、２値のデータを得る。
【００８１】
【表４】
【００８２】この比較器の出力と１ビット前に動作して
いる積分器の出力を用いると、表５のようにデータを復
元できる。
いる積分器の出力を用いると、表５のようにデータを復
元できる。
【００８３】
【表５】
【００８４】図１３は、表５の判定表を実現するための
復元器４４の構成の一例を示す図である。ソースが共通
接続され、前積分器の相補の出力信号ＦＢ、ＦＴをゲー
トに入力とするＮチャネルＭＯＳトランジスタよりなる
差動対トランジスタＭ４３、Ｍ４４と、差動対トランジ
スタＭ４３、Ｍ４４の能動負荷を構成するＰチャネルＭ
ＯＳトランジスタＭ４１、Ｍ４２と、差動対トランジス
タＭ４３、Ｍ４４の共通ソースにドレインが接続されゲ
ートに正比較器の正出力ＴＴが接続されたＮチャネルＭ
ＯＳトランジスタＭ４５と、トランジスタＭ４５のソー
スにドレインが接続されゲートに負比較器の正出力ＢＴ
が接続されたＮチャネルＭＯＳトランジスタＭ４６と、
差動対トランジスタＭ４３、Ｍ４４のドレインにドレイ
ンが接続され、ソースが共通接続され、ゲートに正比較
器の負出力ＴＢと負比較器の負出力ＢＢを入力とするＮ
チャネルＭＯＳトランジスタよりなる差動対トランジス
タＭ４７、４８と、トランジスタＭ４６のソースと、差
動対トランジスタＭ４７、４８の共通ソースにドレイン
が接続されソースがＮチャネルＭＯＳトランジスタより
なる定電流源トランジスタＭ４９のドレインに接続さ
れ、ＮチャネルＭＯＳトランジスタよりなる定電流源ト
ランジスタＭ４９とトランジスタＭ５１はカレントミラ
ー回路を構成し、トランジスタＭ５１のドレインと電源
間にはゲートが接地されたＰチャネルＭＯＳトランジス
タＭ５０が挿入されており、定電流源トランジスタＭ４
９は、ＰチャネルＭＯＳトランジスタＭ５０のドレイン
電流のミラー電流でトランジスタＭ４３、Ｍ４４、Ｍ４
５、Ｍ４６、Ｍ４７、Ｍ４８を駆動する。
復元器４４の構成の一例を示す図である。ソースが共通
接続され、前積分器の相補の出力信号ＦＢ、ＦＴをゲー
トに入力とするＮチャネルＭＯＳトランジスタよりなる
差動対トランジスタＭ４３、Ｍ４４と、差動対トランジ
スタＭ４３、Ｍ４４の能動負荷を構成するＰチャネルＭ
ＯＳトランジスタＭ４１、Ｍ４２と、差動対トランジス
タＭ４３、Ｍ４４の共通ソースにドレインが接続されゲ
ートに正比較器の正出力ＴＴが接続されたＮチャネルＭ
ＯＳトランジスタＭ４５と、トランジスタＭ４５のソー
スにドレインが接続されゲートに負比較器の正出力ＢＴ
が接続されたＮチャネルＭＯＳトランジスタＭ４６と、
差動対トランジスタＭ４３、Ｍ４４のドレインにドレイ
ンが接続され、ソースが共通接続され、ゲートに正比較
器の負出力ＴＢと負比較器の負出力ＢＢを入力とするＮ
チャネルＭＯＳトランジスタよりなる差動対トランジス
タＭ４７、４８と、トランジスタＭ４６のソースと、差
動対トランジスタＭ４７、４８の共通ソースにドレイン
が接続されソースがＮチャネルＭＯＳトランジスタより
なる定電流源トランジスタＭ４９のドレインに接続さ
れ、ＮチャネルＭＯＳトランジスタよりなる定電流源ト
ランジスタＭ４９とトランジスタＭ５１はカレントミラ
ー回路を構成し、トランジスタＭ５１のドレインと電源
間にはゲートが接地されたＰチャネルＭＯＳトランジス
タＭ５０が挿入されており、定電流源トランジスタＭ４
９は、ＰチャネルＭＯＳトランジスタＭ５０のドレイン
電流のミラー電流でトランジスタＭ４３、Ｍ４４、Ｍ４
５、Ｍ４６、Ｍ４７、Ｍ４８を駆動する。
【００８５】図１４は、本発明のさらに別の実施例の構
成を示す図である。図１４を参照すると、１系列の積分
器に対して、２つの復元器１４−１、１４−２を備え、
各々の復元器１４−１、１４−２は前の積分器の出力が
０または１であると仮定してデータの復元を行う。そし
て、実際に前の積分器の出力が確定した段階で選択器１
７により、前の積分器の出力が０ならば０と仮定して得
られた復元データを出力し、１ならば１と仮定して得ら
れた復元データを出力する。
成を示す図である。図１４を参照すると、１系列の積分
器に対して、２つの復元器１４−１、１４−２を備え、
各々の復元器１４−１、１４−２は前の積分器の出力が
０または１であると仮定してデータの復元を行う。そし
て、実際に前の積分器の出力が確定した段階で選択器１
７により、前の積分器の出力が０ならば０と仮定して得
られた復元データを出力し、１ならば１と仮定して得ら
れた復元データを出力する。
【００８６】これにより、前の積分器の出力が確定して
から自身の出力が確定するまでの時間を短くできる。
から自身の出力が確定するまでの時間を短くできる。
【００８７】図１５は、本発明のさらに別の実施例の構
成を示す図である。図１５を参照すると、この積分器で
は、１系列の積分器に対して、ｎ個の復元器１４1〜１
４nを用意し、積分器の１回の加算動作ごとに、復元器
を順番に切りかえる。これにより、１つの復元器がデー
タの復元に使用できる期間が、ｎ回の加算動作分の時間
となるので、復元器のタイミングに余裕をもたせること
が出来る。
成を示す図である。図１５を参照すると、この積分器で
は、１系列の積分器に対して、ｎ個の復元器１４1〜１
４nを用意し、積分器の１回の加算動作ごとに、復元器
を順番に切りかえる。これにより、１つの復元器がデー
タの復元に使用できる期間が、ｎ回の加算動作分の時間
となるので、復元器のタイミングに余裕をもたせること
が出来る。
【００８８】図１６は、本発明のさらに別の実施例の構
成を示す図である。図１６を参照すると、この実施例に
おいて、積分器は、入力２値データを多値に変換する２
値→多値変換回路１８1〜１８nと、２値→多値変換回路
１８1〜１８nの出力を増幅する信号増幅回路１９1〜１
９nと、信号増幅回路１９1〜１９nの出力を入力とし２
値データを出力する復元器１４を備えている。微小な入
力信号に対して、データの復元を行う場合、図１６に示
すように、最初に微小信号の段階で、多値データへの変
換を行う。生成された多値データは、入力の２値データ
の半分以下の周波数成分しか持たないので、以降の増幅
器１９1〜１９nとなどに必要な周波数帯域を狭くするこ
とができる。
成を示す図である。図１６を参照すると、この実施例に
おいて、積分器は、入力２値データを多値に変換する２
値→多値変換回路１８1〜１８nと、２値→多値変換回路
１８1〜１８nの出力を増幅する信号増幅回路１９1〜１
９nと、信号増幅回路１９1〜１９nの出力を入力とし２
値データを出力する復元器１４を備えている。微小な入
力信号に対して、データの復元を行う場合、図１６に示
すように、最初に微小信号の段階で、多値データへの変
換を行う。生成された多値データは、入力の２値データ
の半分以下の周波数成分しか持たないので、以降の増幅
器１９1〜１９nとなどに必要な周波数帯域を狭くするこ
とができる。
【００８９】図17は本発明のさらに別の実施例の積分器
の構成を示す図である。図１７を参照すると、この実施
例において、積分器は、図4の積分器と同様に加算器・
比較器・復元器等から構成されるn個のの副積分器２１1
〜２１nと各副積分器の出力のうち１つを選択して出力
する選択器２２を備えている。
の構成を示す図である。図１７を参照すると、この実施
例において、積分器は、図4の積分器と同様に加算器・
比較器・復元器等から構成されるn個のの副積分器２１1
〜２１nと各副積分器の出力のうち１つを選択して出力
する選択器２２を備えている。
【００９０】図１８は本発明の図17の実施例における動
作タイミングを示したものである。
作タイミングを示したものである。
【００９１】図１８を参照すると、図17の積分器に入力
されるクロックからn種類のタイミングを生成し、積分
器のサンプル期間を1回毎に別の副積分器に割り当て
る。この時、サンプル期間の割り当てられない他のn-1
個の副積分器は入力データを保持および復元を行うホー
ルド期間となっている。各々の副積分器の出力は選択器
で1つのみが選択されて積分器の外部へ出力される。こ
れにより各副積分器はサンプル時間よりも長いホールド
期間を持つため、入力データの復元に長い時間を使える
ようになり、タイミングに余裕ができる。
されるクロックからn種類のタイミングを生成し、積分
器のサンプル期間を1回毎に別の副積分器に割り当て
る。この時、サンプル期間の割り当てられない他のn-1
個の副積分器は入力データを保持および復元を行うホー
ルド期間となっている。各々の副積分器の出力は選択器
で1つのみが選択されて積分器の外部へ出力される。こ
れにより各副積分器はサンプル時間よりも長いホールド
期間を持つため、入力データの復元に長い時間を使える
ようになり、タイミングに余裕ができる。
【００９２】図１９は本発明のさらに別の実施例の積分
器の構成を示す図である。図１９を参照すると、図１９
の積分器も図17の積分器同様にn個の副積分器を持つ
が、各副積分器の出力をそのまま積分器の外部へ出力す
る。これにより1つの積分器が1:nのシリアル-パラレル
変換を行うこととなり、積分器がm個あれば回路全体で
は1:n×mのシリアル-パラレル変換を行うことができ
る。
器の構成を示す図である。図１９を参照すると、図１９
の積分器も図17の積分器同様にn個の副積分器を持つ
が、各副積分器の出力をそのまま積分器の外部へ出力す
る。これにより1つの積分器が1:nのシリアル-パラレル
変換を行うこととなり、積分器がm個あれば回路全体で
は1:n×mのシリアル-パラレル変換を行うことができ
る。
【００９３】以上本発明を上記実施例に即して説明した
が、本発明は上記実施例の構成にのみ限定されるもので
はなく、特許請求の範囲の各請求項の範囲内で当業者で
あれば成し得るであろう各種変形、修正を含むことは勿
論である。
が、本発明は上記実施例の構成にのみ限定されるもので
はなく、特許請求の範囲の各請求項の範囲内で当業者で
あれば成し得るであろう各種変形、修正を含むことは勿
論である。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
入力の２値データをよりも低い周波数成分の多値データ
に変換することで、回路を構成するトランジスタの最高
動作周波数を超える入力データを処理することができ
る、という効果を奏する。
入力の２値データをよりも低い周波数成分の多値データ
に変換することで、回路を構成するトランジスタの最高
動作周波数を超える入力データを処理することができ
る、という効果を奏する。
【図１】本発明の一実施の形態を説明するための図であ
る。
る。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の一実施例における入力クロックの一例
を示すタイミング図である。
を示すタイミング図である。
【図４】本発明の一実施例の積分器の構成を示す図であ
る。
る。
【図５】本発明の一実施例の積分器の動作タイミングを
示す図である。
示す図である。
【図６】本発明の一実施例の加算器の構成の一例を示す
図である。
図である。
【図７】本発明の一実施例における可変容量の構成の一
例を示す図である。
例を示す図である。
【図８】本発明の一実施例における加算器の動作波形の
一例を示す図である。
一例を示す図である。
【図９】本発明の一実施例における比較器の構成の一例
を示す図である。
を示す図である。
【図１０】本発明の一実施例における復元器の構成の一
例を示す図である。
例を示す図である。
【図１１】本発明の一実施例における復元器の構成の他
の例を示す図である。
の例を示す図である。
【図１２】本発明の別の実施例の積分器の構成を示す図
である。
である。
【図１３】本発明の別の実施例の復元器の構成を示す図
である。
である。
【図１４】本発明の他の実施例の復元器の構成を示す図
である。
である。
【図１５】本発明の他の実施例の復元器の構成を示す図
である。
である。
【図１６】本発明の他の実施例の構成を示す図である。
【図１７】本発明の他の実施例の積分器の構成を示す図
である。
である。
【図１８】本発明の他の実施例の積分器の動作タイミン
グを示す図である。
グを示す図である。
【図１９】本発明の他の実施例の積分器の構成を示す図
である。
である。
【図２０】従来のシフトレジスタ型DEMUXの構成を示す
図である。
図である。
【図２１】従来のツリー型DEMUXの構成を示す図であ
る。
る。
【図２２】従来のDEMUXの動作を説明するための図であ
る。
る。
【図２３】従来のオーバーサンプル式DEMUXの原理を説
明するための図である。
明するための図である。
１０ 積分器 １１ 加算器 １２ 比較器 １３ ラッチ１ １４ 復元器 １５ ラッチ２ １７ 選択器 １８ ２値−多値変換器 １９ 信号増幅器 ２０ ８ビットレジスタ ３０ 副積分器 ３１ 選択器 ３２ 副積分器 ４１ 加算器 ４２ 比較器 ４３ ラッチ１ ４４ 復元器 ４５ ラッチ２ ４６ バッファ ５０ Ｄ型フリップフロップ ５１ ラッチ ６０ １：２デマルチプレクサ ＩＮ，ＯＵＴ，ＲＥＦ，Ｎ，Ａ，Ｂ，ＣＨ，ＣＬ，Ｈ，
Ｌ，Ｆ，Ｑ，ＦＴ，ＦＢ，ＢＴ，ＢＢ，ＱＴ，ＱＢ，Ｄ
Ｔ，ＤＢ 回路中のノード ＣＮＴ０〜ＣＮＴ７ 制御信号 ＣＬＫ０〜ＣＮＴ３ クロック信号 ＩＮＶ０〜ＩＮＶ７, ＩＮＶ１１〜ＩＮＶ１２,ＩＮＶ
２１〜ＩＮＶ２２ インバータ Ｍ１〜Ｍ５、Ｍ１１〜Ｍ１７、Ｍ２１〜Ｍ２９、Ｍ３１
〜Ｍ３６、Ｍ４１〜Ｍ５１ ＭＯＳトランジスタ ＭＣ０〜ＭＣ７ ＭＯＳキャパシタ
Ｌ，Ｆ，Ｑ，ＦＴ，ＦＢ，ＢＴ，ＢＢ，ＱＴ，ＱＢ，Ｄ
Ｔ，ＤＢ 回路中のノード ＣＮＴ０〜ＣＮＴ７ 制御信号 ＣＬＫ０〜ＣＮＴ３ クロック信号 ＩＮＶ０〜ＩＮＶ７, ＩＮＶ１１〜ＩＮＶ１２,ＩＮＶ
２１〜ＩＮＶ２２ インバータ Ｍ１〜Ｍ５、Ｍ１１〜Ｍ１７、Ｍ２１〜Ｍ２９、Ｍ３１
〜Ｍ３６、Ｍ４１〜Ｍ５１ ＭＯＳトランジスタ ＭＣ０〜ＭＣ７ ＭＯＳキャパシタ
Claims (36)
- 【請求項１】時系列で伝送される２値データを読み込
み、内部で多値のデータを生成する積分器を備え、前記
多値のデータより元の２値の時系列データを復元する、
構成とされてなる、ことを特徴とする通信装置。 - 【請求項２】請求項１記載の通信装置において、 前記積分器が、時系列で伝送される２値データを複数個
読み込み、前記複数個の２値データに対応する多値デー
タに変換する手段を備えたことを特徴とする通信装置。 - 【請求項３】請求項２の通信装置において、 前記前記複数個の２値データに対応する多値データに変
換する手段が、時系列で伝送される２値データを１デー
タ分ずつ加算して多値データとする、ことを特徴とする
通信装置。 - 【請求項４】請求項１記載の通信装置において、 前記積分器を複数個備え、 複数の前記積分器が、互いのデータを参照することで、
元の２値の時系列データを復元する、ことを特徴とする
通信装置。 - 【請求項５】請求項４記載の通信装置において、 前記各積分器が、それぞれ前記時系列データの１データ
分だけずれたタイミングで動作する、構成とされてい
る、ことを特徴とする通信装置。 - 【請求項６】請求項５記載の通信装置において、 前記各積分器は、自身よりも、１入力データ分先に動作
している積分器のデータを参照する、ことを特徴とする
通信装置。 - 【請求項７】請求項５記載の通信装置において、 前記各積分器は、自身よりも１入力データ分先に動作し
ている積分器によって復元される２値のデータを参照す
る、ことを特徴とする通信装置。 - 【請求項８】請求項３記載の通信装置において、 前記前記複数個の２値データに対応する多値データに変
換する手段が、容量と電流スイッチを備え、前記２値デ
ータに応じて、前記電流スイッチをオン又はオフさせる
ことで、前記容量に電荷を蓄積または放電させ、加算を
行う加算器を備えたことを特徴とする通信装置。 - 【請求項９】請求項８記載の通信装置において、 前記時系列で入力される２値データの１データあたりの
期間に対応して、前記容量の値を変化させる、ことを特
徴とする通信装置。 - 【請求項１０】請求項９記載の通信装置において、 前記容量が複数のＭＯＳＦＥＴのゲート電極を並列に接
続することで構成されており、 前記各ＭＯＳＦＥＴのチャネルを生成または消失させる
ことで、全体の容量値を変化させる、ことを特徴とする
通信装置。 - 【請求項１１】請求項８記載の通信装置において、 前記電流スイッチに流れる電流を加算動作中に変動さ
せ、加算の最初と最後に流れる電流の電流値は、加算の
最初と最後の中間の加算期間の値よりも、少なくする、
ことを特徴とする通信装置。 - 【請求項１２】請求項８記載の通信装置において、 前記電荷を蓄積または放電させる第１の容量のつながる
ノードに電流スイッチを介して前記第１の容量よりも小
さい第２の容量を接続し、前記第１の容量での加算動作
が終了した時点で、前記電流スイッチを切断し、前記第
２の容量にのみ電荷を保持させて、前記第１の容量は、
放電もしくは充電を行って加算前の状態に戻し、 前記第１の容量における次の加算動作開始時に、前記電
流スイッチを接続して、前記第２の容量と大きい容量の
電位を同じとする、ことを特徴とする通信装置。 - 【請求項１３】請求項３記載の通信装置において、 前記２値データの加算に、前記各積分器あたり、２組の
容量と電流スイッチを備え、 前記２値データに応じて、前記２組の電流スイッチをそ
れぞれ逆極性にオン及びオフさせ、前記２組の容量に、
電荷を蓄積または放電させることで加算を行う、ことを
特徴とする通信装置。 - 【請求項１４】請求項１３記載の通信装置において、 前記２組の容量に蓄えられた多値データに対し、前記多
値データの最大値と、それより１段階小さい値の間、も
しくは、前記多値データの最小値とそれよりも１段階大
きい値の間のいずれか１種の基準電圧と、比較すること
で、２値のデータに復元する、ことを特徴とする通信装
置。 - 【請求項１５】請求項５記載の通信装置において、 前記各積分器の出力部に、前記各積分器の互いのタイミ
ング差に応じたタイミングの遅延装置を備え、タイミン
グの調整を行う、ことを特徴とする通信装置。 - 【請求項１６】請求項５記載の通信装置において、 前記各積分器の出力部に、前記各積分器の互いのタイミ
ング差に応じたタイミングのラッチを備えたことを特徴
とする通信装置。 - 【請求項１７】請求項８記載の通信装置において、 前記各積分器は、自身よりも１入力データ分先に動作し
ている積分器より復元される２値のデータを参照するに
あたり、前記先に動作している積分器の出力の０または
１に対応した２種の自身の復元データをあらかじめ作成
しておき、 前記先に動作している積分器の出力が確定した時点で、
前記２種の自身の復元データのいずれかを選択手段で選
択出力する、ことを特徴とする通信装置。 - 【請求項１８】請求項１記載の通信装置において、 前記各積分器は、元のデータを復元する復元器を複数備
え、 前記復元器を、前記積分器の読み込み間隔分のタイミン
グだけずらせて、並列に動作させる、ことを特徴とする
通信装置。 - 【請求項１９】請求項１記載の通信装置において、 前記積分器は、時系列で伝送される微小信号を多値デー
タに変換してから、前記多値データ信号の増幅を行う構
成とされている、ことを特徴とする通信装置。 - 【請求項２０】前記積分器が、入力される２値データを
複数ビット分加算する加算器と、 前記加算器で加算した多値データを入力し基準電圧と比
較することで複数個の2値データを生成する比較器と、
前記比較器から出力される複数個の2値データと前の積
分器の出力結果から積分器に入力された元の２値データ
を復元する復元器と、を備えていることを特徴とする請
求項１記載の通信装置。 - 【請求項２１】入力される２値データを共通に入力とす
る第１乃至第Ｎの積分器を備え、 前記第１乃至第Ｎの積分器は、互いに位相の異なる第１
乃至第Ｎのクロックで駆動されるとともに、ｉ＋１番目
の積分器は、前記積分器の前の積分器であるｉ番目の積
分器の出力を参照し（ただし、ｉ＝Ｎの場合、Ｎ＋１番
目は１番目となり、１番目の積分器はＮ番目の積分器の
出力を参照する）、 前記各積分器は、入力される２値データを複数ビット分
加算する加算器と、 前記加算器で加算した多値のデータを入力し基準電圧と
比較することで複数個の2値のデータを生成する比較器
と、 前記比較器から出力される複数個の2値のデータと、前
記前の積分器の出力結果とから積分器に入力された２値
データを復元する復元器と、を備えている、ことを特徴
とする通信装置。 - 【請求項２２】前記積分器が、前記復元器からの出力を
入力しタイミングを調整して出力データとして出力する
ラッチ回路を備えている、ことを特徴とする請求項２１
記載の通信装置。 - 【請求項２３】前記比較器から並列出力される複数ビッ
トの2値データを前記積分器に入力されるクロックでラ
ッチするラッチ回路群を備え、前記ラッチ回路群の出力
が前記復元器に入力される、ことを特徴とする請求項２
１又は２２記載の通信装置。 - 【請求項２４】前記積分器に供給されるクロックが、前
記積分器の前の積分器に供給されるクロックよりも１ビ
ットデータ分位相が遅れている、ことを特徴とする請求
項２１乃至２３のいずれか一に記載の通信装置。 - 【請求項２５】前記加算器が、高位側電源と低位側電源
との間に直列接続された第１導電型の第１のＭＯＳトラ
ンジスタと、第２導電型の第２のＭＯＳトランジスタ
と、第２導電型の第３のＭＯＳトランジスタとを備え、
前記第１のＭＯＳトランジスタと前記第３のＭＯＳトラ
ンジスタのゲートには、前記積分器に供給されるクロッ
クが入力され、前記第２のＭＯＳトランジスタのゲート
には、入力２値データが入力され、 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトラ
ンジスタのドレイン同士の接続点に一端が接続され他端
が前記低位側または高位側電源に接続され容量値が可変
とされる第１の容量を備え、 前記第１の容量の前記一端と、前記加算器の出力端との
間に前記クロックによりオン及びオフ制御されるトラン
スファスイッチが接続され、 前記トランスファスイッチと前記出力端との接続点に一
端が接続され他端が前記低位側または高位側電源に接続
された第２の容量を備え、 前記第２の容量は、その容量値が前記第１の容量の容量
値よりも小さい、ことを特徴とする請求項２０乃至２４
のいずれか一に記載の通信装置。 - 【請求項２６】前記第１の容量が、制御信号でオン及び
オフされるＭＯＳキャパシタを複数並列に備えて構成さ
れている、ことを特徴とする請求項２５記載の通信装
置。 - 【請求項２７】前記クロックをゲートに入力する前記第
３のＭＯＳトランジスタがオン状態のとき、前記トラン
スファスイッチがオン状態とされ、前記第１のＭＯＳト
ランジスタがオフ状態のとき、前記トランスファスイッ
チがオフ状態とされる、ことを特徴とする請求項２５記
載の通信装置。 - 【請求項２８】前記加算器が１ビットデータを２つ加算
し、 前記比較器は、前記加算器の出力が低レベル基準値未満
であるか否かを判定する第１の比較器と、高レベル基準
値以上かであるか否かを判定する第２の比較器よりな
る、ことを特徴とする請求項２０記載の通信装置。 - 【請求項２９】前記積分器が、一系統あたり正負の入力
信号をそれぞれ加算する正加算器と負加算器を備え、 前記比較器が、前記正加算器と前記負加算器で加算した
値をそれぞれ入力し、共通の基準電圧と比較することで
二つの2値データを生成する二つの比較器よりなる、こ
とを特徴とする請求項２０乃至２１のいずれか一に記載
の通信装置。 - 【請求項３０】前記積分器において、前記比較器からの
2値データと前記積分器の前の積分器からの出力とを入
力し元の２値データを復元する復元器が、偶数ビットを
復元する回路と、奇数ビットを復元する回路をそれぞれ
別の回路で構成されている、ことを特徴とする請求項２
０乃至２１のいずれか一に記載の通信装置。 - 【請求項３１】前記積分器が、前記比較器の出力と、前
記積分器の前の積分器の出力の仮定値として値０を入力
する第１の復元器と、 前記比較器の出力と、前記積分器の前の積分器の出力の
仮定値として値１を入力する第２の復元器と、 前記第１、第２の復元器の出力を入力しこれら二つの入
力のうち前記前の積分器の出力が確定した時、前記確定
値に基づき、一方を選択出力する選択器と、 を備えている、ことを特徴とする請求項２０乃至２１の
いずれか一に記載の通信装置。 - 【請求項３２】前記積分器が、前記比較器の出力を入力
し積分器に入力された元の２値データに復元する復元器
を複数備え、 前記積分器の１回の加算動作ごとに、前記復元器を順番
に切り替えるスイッチ手段を備えた、ことを特徴とする
請求項２０乃至２１のいずれか一に記載の通信装置。 - 【請求項３３】前記積分器が、時系列で伝送される２値
データを入力し多値データに変換する回路と、前記変換
された多値データを増幅する信号増幅回路と、前記信号
増幅回路の出力を受け、２値データに復元する復元器
と、を備えている、ことを特徴とする請求項２０乃至２
１のいずれか一に記載の通信装置。 - 【請求項３４】請求項1の通信装置において、 前記積分器は複数の副積分器から構成され、積分器の読
み込みタイミング毎に副積分器を切り替えて動作させる
ことを特徴とする通信装置。 - 【請求項３５】請求項３４の通信装置において、1回の
積分器の読み込みタイミングにデータの読み込みを行う
副積分器は1つのみとすることを特徴とする通信装置。 - 【請求項３６】シリアルに入力される２値データをパラ
レル（Ｎビット）の２値データに変換するデマルチプレ
クサ回路において、 前記入力される２値データを共通に入力とする第１乃至
第Ｎの積分器を備え、 前記第１乃至第Ｎの積分器の出力からＮビットのパラレ
ル２値データが出力され、 前記第１乃至第Ｎの積分器は、互いに位相の異なる第１
乃至第Ｎのクロックで駆動されるとともに、ｉ＋１番目
の積分器は、前記積分器の前の積分器であるｉ番目の積
分器の出力を参照し（ただし、ｉ＝Ｎの場合、Ｎ＋１番
目は１番目となり、１番目の積分器はＮ番目の積分器の
出力を参照する）、 前記各積分器は、入力される２値データを複数ビット分
加算する加算器と、 前記加算器で加算した多値のデータを入力し基準電圧と
比較することで複数個の2値のデータを生成する比較器
と、 前記比較器から出力される前記2値データと前の積分器
の出力結果から元の２値データを復元する復元器と、 前記復元器からの出力を入力し、タイミングを調整し
て、２値データとして出力するラッチ回路と、を備えて
いる、ことを特徴とするデマルチプレクサ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280681A JP3705102B2 (ja) | 2000-09-14 | 2000-09-14 | 通信装置 |
| PCT/JP2001/008018 WO2002023737A1 (fr) | 2000-09-14 | 2001-09-14 | Dispositif demultiplexeur et dispositif de communication comportant celui-ci |
| US10/380,249 US7408962B2 (en) | 2000-09-14 | 2001-09-14 | Demultiplexer apparatus and communication apparatus using the same |
| DE60131292T DE60131292D1 (de) | 2000-09-14 | 2001-09-14 | Demultiplexervorrichtung und kommunikationsvorrichtung damit |
| EP01967684A EP1333584B1 (en) | 2000-09-14 | 2001-09-14 | Demultiplexer apparatus and communication apparatus using the same |
| AT01967684T ATE377868T1 (de) | 2000-09-14 | 2001-09-14 | Demultiplexervorrichtung und kommunikationsvorrichtung damit |
Applications Claiming Priority (1)
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|---|---|---|---|
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