JP2886214B2 - 符号化方法及び符号化装置 - Google Patents
符号化方法及び符号化装置Info
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- JP2886214B2 JP2886214B2 JP1287263A JP28726389A JP2886214B2 JP 2886214 B2 JP2886214 B2 JP 2886214B2 JP 1287263 A JP1287263 A JP 1287263A JP 28726389 A JP28726389 A JP 28726389A JP 2886214 B2 JP2886214 B2 JP 2886214B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は２進データを直列通信リンク送信機に提示す
る前に符号化する装置および方法、および符号化された
２進データを直列通信リンク受信機が受信する前にこれ
をその原形に回復すること（復合）に関する。
る前に符号化する装置および方法、および符号化された
２進データを直列通信リンク受信機が受信する前にこれ
をその原形に回復すること（復合）に関する。
［従来技術とその問題点］ データを符号化する目的はリンクを通して伝送すべき
任意のデータに対し、回線符号が確実に平衡するように
すること、すなわち、リンクを通して伝ぱんする符号化
データが平均して回数の論理１のビットおよび論理０の
ビットから構成されるようにすることである。これによ
りリンク送信機およびリンク受信機をac結合回路として
実現することができる。このような平衡回線符号は、た
とえば、直列通信リンク内の信号経路が接地ループおよ
び共通モード信号伝ぱんを防止する変圧器を備えていな
ければならないときに必要である。また、高速度ファイ
バ光学送信機では、平衡回線符号で駆動されるレーザが
データに無関係な、したがって調整しやすい平均駆動電
流を必要とする。高速度ファイバ光学受信機では、平衡
回線符号により光検出器電流のac成分を運ぶ情報を受信
機増幅器のはるかに大きい直流バイアス電流から容易に
分離することができる。
任意のデータに対し、回線符号が確実に平衡するように
すること、すなわち、リンクを通して伝ぱんする符号化
データが平均して回数の論理１のビットおよび論理０の
ビットから構成されるようにすることである。これによ
りリンク送信機およびリンク受信機をac結合回路として
実現することができる。このような平衡回線符号は、た
とえば、直列通信リンク内の信号経路が接地ループおよ
び共通モード信号伝ぱんを防止する変圧器を備えていな
ければならないときに必要である。また、高速度ファイ
バ光学送信機では、平衡回線符号で駆動されるレーザが
データに無関係な、したがって調整しやすい平均駆動電
流を必要とする。高速度ファイバ光学受信機では、平衡
回線符号により光検出器電流のac成分を運ぶ情報を受信
機増幅器のはるかに大きい直流バイアス電流から容易に
分離することができる。
データを平衡回線符号に符号化する従来方法には、た
とえば、IBM Journal of Research and Development,vo
l.27、No.5、1983年９月のpp440〜451にWidmarとFranas
zek が「ADC−Balan−ced,Partitioned Block,8B/10B T
ransmission Code」と題して記している8B/10B符号化が
ある。8B/10B符号化では、以後の、原データの連続する
８ビットの組分けは平衡回線符号を確実にするように正
しく選択された10ビット語によりそれぞれ表わされる。
そして次に10ビット語を通信リンクにより伝送する。8B
/10B符号化および復合化は複雑であり、通信リンクが原
データの８ビットの時間幅内で10ビットの平衡符号を伝
送しなければならないので帯域幅の損失は25％である。
とえば、IBM Journal of Research and Development,vo
l.27、No.5、1983年９月のpp440〜451にWidmarとFranas
zek が「ADC−Balan−ced,Partitioned Block,8B/10B T
ransmission Code」と題して記している8B/10B符号化が
ある。8B/10B符号化では、以後の、原データの連続する
８ビットの組分けは平衡回線符号を確実にするように正
しく選択された10ビット語によりそれぞれ表わされる。
そして次に10ビット語を通信リンクにより伝送する。8B
/10B符号化および復合化は複雑であり、通信リンクが原
データの８ビットの時間幅内で10ビットの平衡符号を伝
送しなければならないので帯域幅の損失は25％である。
［発明の目的］ したがって本発明の目的は、帯域幅損失の少ない平衡
回線符号を与える符号化技術の実現にある。
回線符号を与える符号化技術の実現にある。
［発明の概要］ 本発明の教示によれば、２進データを符号化する新規
な手段および構造により、符号化されたデータは論理１
および論理０の値を持つビット数が平均して同数である
平衡直列データ流となる。本発明によれば、Ｎビット語
を形成する複数のデータ・ビットが得られる。ここでＮ
は正の整数である。既知の値の指標ビットがＮビット語
に加えられ、Ｎ＋１ビット群を形成する。このＮ＋１ビ
ット群の極性は、群が０より１を多く含んでいるか、１
より０を多く含んでいるか、または１と０とを同数含ん
でいるかによって決まる。通信リンクを通して送られる
すべてのビットの累積極性も維持される。群の極性が前
に伝送されたすべてのビットの累積極性と同じであると
きは、群内のすべてのビットはその反対の２進値に反転
され、反転された群が伝送される。逆に、群の極性が前
に伝送されたすべてのビットの累積極性と反対であると
きは、群内のビットは反転されず、その原形で伝送され
る。群の極性が中性であるとき、この中性群は累積極性
に影響しないので、群内ビットは反転されるかまたはそ
の原形のままのいずれで伝送してもよい。この方法で、
値が０の被伝送ビット数が、値が１の被伝送ビット数と
ほぼ等しく保たれ、被伝送信号の直流成分が可能なかぎ
り小さくなる。
な手段および構造により、符号化されたデータは論理１
および論理０の値を持つビット数が平均して同数である
平衡直列データ流となる。本発明によれば、Ｎビット語
を形成する複数のデータ・ビットが得られる。ここでＮ
は正の整数である。既知の値の指標ビットがＮビット語
に加えられ、Ｎ＋１ビット群を形成する。このＮ＋１ビ
ット群の極性は、群が０より１を多く含んでいるか、１
より０を多く含んでいるか、または１と０とを同数含ん
でいるかによって決まる。通信リンクを通して送られる
すべてのビットの累積極性も維持される。群の極性が前
に伝送されたすべてのビットの累積極性と同じであると
きは、群内のすべてのビットはその反対の２進値に反転
され、反転された群が伝送される。逆に、群の極性が前
に伝送されたすべてのビットの累積極性と反対であると
きは、群内のビットは反転されず、その原形で伝送され
る。群の極性が中性であるとき、この中性群は累積極性
に影響しないので、群内ビットは反転されるかまたはそ
の原形のままのいずれで伝送してもよい。この方法で、
値が０の被伝送ビット数が、値が１の被伝送ビット数と
ほぼ等しく保たれ、被伝送信号の直流成分が可能なかぎ
り小さくなる。
伝送ビットを復合するために、直流ビット流が各一連
のＮ＋１ビットを分離するように組立てられ、これによ
り通信リンクの受信機側で伝送群が分離される。群内の
付加された指標ビットの部分が既知であるばかりでな
く、通信リンクの発信側で群の可能な変換が行われる前
のその値も既知であるから、通信リンクの受信機側での
指標ビットの値は群がリンクの発信機側で既に反転され
ているか否かを示している。群がリンクの発信機側で既
に反転されていれば、リンクの受信機側で再反転されて
Ｎデータ・ビットがその原形で示される。逆に、群がリ
ンクの発信機側で反転されていなければ、リンクの受信
機側で再反転されず、Ｎデータ・ビットがその原形で示
される。
のＮ＋１ビットを分離するように組立てられ、これによ
り通信リンクの受信機側で伝送群が分離される。群内の
付加された指標ビットの部分が既知であるばかりでな
く、通信リンクの発信側で群の可能な変換が行われる前
のその値も既知であるから、通信リンクの受信機側での
指標ビットの値は群がリンクの発信機側で既に反転され
ているか否かを示している。群がリンクの発信機側で既
に反転されていれば、リンクの受信機側で再反転されて
Ｎデータ・ビットがその原形で示される。逆に、群がリ
ンクの発信機側で反転されていなければ、リンクの受信
機側で再反転されず、Ｎデータ・ビットがその原形で示
される。
別の実施例では、追加情報を伝送することができるた
めに、Ｎデータ・ビットおよび指標ビットに追加ビット
が付加される。
めに、Ｎデータ・ビットおよび指標ビットに追加ビット
が付加される。
［発明の詳細な説明］ 本発明によれば、原データ・ビットがＮビットの連続
群にまとめられる。ただしＮは、回路の複雑さや待ち時
間のような実際的な理由によって制限されるだけであ
る。こうして連続群が順々に符号化され、伝送され、復
合される。データをＮビットの群に符号化することによ
り、受信機でＮビットを回復するにはＮビットすべての
伝送を待たなければならない。Ｎを大きくすることによ
り、この遅れは大きくなり、回線の待ち時間が増大す
る。
群にまとめられる。ただしＮは、回路の複雑さや待ち時
間のような実際的な理由によって制限されるだけであ
る。こうして連続群が順々に符号化され、伝送され、復
合される。データをＮビットの群に符号化することによ
り、受信機でＮビットを回復するにはＮビットすべての
伝送を待たなければならない。Ｎを大きくすることによ
り、この遅れは大きくなり、回線の待ち時間が増大す
る。
Ｎビットの群を符号化する第１の段階は群に指標ビッ
トを付加することから成る。このビットの２進値（すな
わち、０であるか１であるか）だけでなく、群内のその
位置も通信リンクの受信機端であらかじめ規定されてお
り、既知である。次の符号化段階は、今はそれぞれＮ＋
１ビットから構成されている各個別群の極性を検出する
ことである。正の極性は群が０より１を多く含んでいる
ことを意味し、負の極性は群が１より０を多く含んでい
ることを意味し、中性の極性は群が同数の０および１を
含んでいる（Ｎ＋１が偶数である場合に限り可能）こと
を意味する。群の極性を検出してから、Ｎ＋１ビットが
Ｎ＋１ビットのすべてを不変のままで、または伝送前に
各Ｎ＋１ビットをその反対の２進値に反転してから、受
信機に伝送する。Ｎ＋１ビットを反転すると、正極性が
負極性に変り、またはその逆が行われる。Ｎ＋１ビット
を受信機に伝送する他に、受信機に伝送されたすべての
以前のビットの累積極性が、リンクを通して過去に伝送
された１および０の数の相違を記憶し、更新することに
より、維持される。
トを付加することから成る。このビットの２進値（すな
わち、０であるか１であるか）だけでなく、群内のその
位置も通信リンクの受信機端であらかじめ規定されてお
り、既知である。次の符号化段階は、今はそれぞれＮ＋
１ビットから構成されている各個別群の極性を検出する
ことである。正の極性は群が０より１を多く含んでいる
ことを意味し、負の極性は群が１より０を多く含んでい
ることを意味し、中性の極性は群が同数の０および１を
含んでいる（Ｎ＋１が偶数である場合に限り可能）こと
を意味する。群の極性を検出してから、Ｎ＋１ビットが
Ｎ＋１ビットのすべてを不変のままで、または伝送前に
各Ｎ＋１ビットをその反対の２進値に反転してから、受
信機に伝送する。Ｎ＋１ビットを反転すると、正極性が
負極性に変り、またはその逆が行われる。Ｎ＋１ビット
を受信機に伝送する他に、受信機に伝送されたすべての
以前のビットの累積極性が、リンクを通して過去に伝送
された１および０の数の相違を記憶し、更新することに
より、維持される。
群内のＮ＋１ビットをその群を受信機に伝送する前に
反転するか反転しないかの判断が以下のようにして行わ
れる。
反転するか反転しないかの判断が以下のようにして行わ
れる。
1.伝送すべきＮ＋１ビットの群の極性が以前伝送された
すべてのビットの累積極性と反対であれば、群のビット
を反転しない。
すべてのビットの累積極性と反対であれば、群のビット
を反転しない。
2.伝送すべきＮ＋１ビットの群の極性が以前伝送された
すべてのビットの累積極性と同じであれば、群のビット
を反転する。
すべてのビットの累積極性と同じであれば、群のビット
を反転する。
3.検出した二つの極性が中和すれば、ビットを反転する
か反転しないかに関係なく、符号化は正しく進む。それ
故中性極性の指示は不要である。このことはデータの符
号化、伝送、および復合が、中性の極性をリンクの送信
機部および受信機部の双方で正極性を有するものとして
処理しても負極性を有するものとして処理しても、それ
とは無関係に正しいことを意味している。
か反転しないかに関係なく、符号化は正しく進む。それ
故中性極性の指示は不要である。このことはデータの符
号化、伝送、および復合が、中性の極性をリンクの送信
機部および受信機部の双方で正極性を有するものとして
処理しても負極性を有するものとして処理しても、それ
とは無関係に正しいことを意味している。
本発明の教示によれば、伝送されるＮ＋１ビット群の
極性が以前伝送されたビットの累積極性と同じであるこ
とは決してない。リンクを通していつでも伝送される１
および０の数の間の最大不釣合いは1.5×（Ｎ＋１）を
決して越えることはない。この極限の値は過去のすべて
のビットの累積極性が中性であり、次の群のＮ＋１ビッ
トがすべて一様な２進値から成り、次のＮ＋１ビットの
群が、中性で、Ｎ＋１＝10として第Ｉ表の例に示すよう
に、前の群の各ビットの２進値と同じ２進値を有する
（Ｎ＋１）/2で始まるときに発生する。
極性が以前伝送されたビットの累積極性と同じであるこ
とは決してない。リンクを通していつでも伝送される１
および０の数の間の最大不釣合いは1.5×（Ｎ＋１）を
決して越えることはない。この極限の値は過去のすべて
のビットの累積極性が中性であり、次の群のＮ＋１ビッ
トがすべて一様な２進値から成り、次のＮ＋１ビットの
群が、中性で、Ｎ＋１＝10として第Ｉ表の例に示すよう
に、前の群の各ビットの２進値と同じ２進値を有する
（Ｎ＋１）/2で始まるときに発生する。
本発明の教示によれば、直列リンクの受信機側での復
合が容易に行われる。Ｎ＋１ビットの一連の群が伝送さ
れたとおりに受信される。各群が今度は復合される。Ｎ
＋１ビットの群は、直列データ流の中にリンクの送信機
側で原Ｎビットに付加された指標ビットの位置をまず識
別することにより復合される。これにはＮ＋１ビットの
連続群間の境界を受信機側で確定する必要がある。この
「フレーミング」は、たとえば、訓練シーケンス、すな
わち、Ｎデータ・ビットのすべてが付加指示ビットの２
進値と同じ２進値を持つＮ＋１ビットの幾つかの群を構
成している直列データを最初に伝送することにより行わ
れる。第II表に示すように、上に述べた本発明の符号化
法により、受信機から得られる直列出力はＮ＋１ビット
の一続きの群であり、これでは所定の群内のＮ＋１ビッ
トすべてが同じ２進値を持っているが、群毎の２進値は
変っている。群の境界、および続いて付加指標ビットの
周期的位置（群内であらかじめ規定されている）は、直
列ビット流の中に２進値の遷移を検出することにより容
易に確定される。
合が容易に行われる。Ｎ＋１ビットの一連の群が伝送さ
れたとおりに受信される。各群が今度は復合される。Ｎ
＋１ビットの群は、直列データ流の中にリンクの送信機
側で原Ｎビットに付加された指標ビットの位置をまず識
別することにより復合される。これにはＮ＋１ビットの
連続群間の境界を受信機側で確定する必要がある。この
「フレーミング」は、たとえば、訓練シーケンス、すな
わち、Ｎデータ・ビットのすべてが付加指示ビットの２
進値と同じ２進値を持つＮ＋１ビットの幾つかの群を構
成している直列データを最初に伝送することにより行わ
れる。第II表に示すように、上に述べた本発明の符号化
法により、受信機から得られる直列出力はＮ＋１ビット
の一続きの群であり、これでは所定の群内のＮ＋１ビッ
トすべてが同じ２進値を持っているが、群毎の２進値は
変っている。群の境界、および続いて付加指標ビットの
周期的位置（群内であらかじめ規定されている）は、直
列ビット流の中に２進値の遷移を検出することにより容
易に確定される。
Ｎ＋１ビットの群を受取ると、指示ビットの２進値が
その所定の値と同じであれば、群は伝送前に反転されて
いない。したがって、Ｎ＋１ビットの群全体が受信機側
で不変のままになっている。逆に、受信された指示ビッ
トの２進値がその所定の値と反対であれば、群は伝送前
に反転されており、したがって受信機側で再度反転され
てデータ・ビットがその原値を回復する。受信機側の最
後の段階では指標ビットを削除し、原データと同じであ
ることを保証されているＮ＋１ビットの群を出力するこ
とである。
その所定の値と同じであれば、群は伝送前に反転されて
いない。したがって、Ｎ＋１ビットの群全体が受信機側
で不変のままになっている。逆に、受信された指示ビッ
トの２進値がその所定の値と反対であれば、群は伝送前
に反転されており、したがって受信機側で再度反転され
てデータ・ビットがその原値を回復する。受信機側の最
後の段階では指標ビットを削除し、原データと同じであ
ることを保証されているＮ＋１ビットの群を出力するこ
とである。
本発明の一つの利点は帯域幅の損失が1/Nであり、且
つ任意に小さくすることができ、回路の複雑さおよび回
線の待ち時間などによる実際的な制限しか受けないこと
である。もう一つの利点は簡単なハードウェアとか必要
ではないということである。第３の利点は本発明の教示
がCorsetto、他の発明に関する1988年11月18日出願の米
国特許出願第273,302号：「Phase Locked Loop for Clo
ck Extraction in Gigabit Rare Data Communication L
inks」に開示されているクロック回復技法およびフレー
ム同期化技法に特に良く適しているということである。
つ任意に小さくすることができ、回路の複雑さおよび回
線の待ち時間などによる実際的な制限しか受けないこと
である。もう一つの利点は簡単なハードウェアとか必要
ではないということである。第３の利点は本発明の教示
がCorsetto、他の発明に関する1988年11月18日出願の米
国特許出願第273,302号：「Phase Locked Loop for Clo
ck Extraction in Gigabit Rare Data Communication L
inks」に開示されているクロック回復技法およびフレー
ム同期化技法に特に良く適しているということである。
上述の方法を行うのに好適な、本発明の教示による装
置構成の一例を第１図（送信機側）および第２図（受信
機側）に関して説明する。
置構成の一例を第１図（送信機側）および第２図（受信
機側）に関して説明する。
伝送すべきデータは送信機100のティジタル・バッフ
ァ101の101−１から101−ＮまでのＮ個のセルから成る
バンクに格納されている連続するＮビット語の形で利用
可能となる。これらＮビットは、たとえば直列的にまた
は、第１図に示すように、並列で、あるいはその他の所
望の方法で送信機ディジタル・バッファ101に供給する
ことができる。送信機ディジタル・バッファ101のセル1
01−Ｎ＋１には指標ビットが永久的にロードされてい
る。この指標ビットは第１図の例では２進値１であるよ
うに選択されている。送信機ディジタル・バッファ101
のＮ＋１個のバッファ・セルはすべて同時にクロックさ
れ、送信機条件付きインバータ103に、およびＮ＋１ビ
ット幅のデータ母線102を経由して群極性センサ104に、
Ｎ＋１ビット語を手渡す。
ァ101の101−１から101−ＮまでのＮ個のセルから成る
バンクに格納されている連続するＮビット語の形で利用
可能となる。これらＮビットは、たとえば直列的にまた
は、第１図に示すように、並列で、あるいはその他の所
望の方法で送信機ディジタル・バッファ101に供給する
ことができる。送信機ディジタル・バッファ101のセル1
01−Ｎ＋１には指標ビットが永久的にロードされてい
る。この指標ビットは第１図の例では２進値１であるよ
うに選択されている。送信機ディジタル・バッファ101
のＮ＋１個のバッファ・セルはすべて同時にクロックさ
れ、送信機条件付きインバータ103に、およびＮ＋１ビ
ット幅のデータ母線102を経由して群極性センサ104に、
Ｎ＋１ビット語を手渡す。
第３図に示す一つの実施例では、送信機条件付きイン
バータ103はＮ＋１個の排他的ORゲート301−１から301
−Ｎ＋１までのバンクから構成されている。Ｎ＋１個の
各排他的ORゲートの一つの入力リードは送信機ディジタ
ル・バッファ101の内部の関連する一つのセルから出力
されるビットを受信するように接続されている。Ｎ＋１
個の各排他的ORゲートの他の入力は制御線105からの制
御信号を受信するように共通に接続されている。
バータ103はＮ＋１個の排他的ORゲート301−１から301
−Ｎ＋１までのバンクから構成されている。Ｎ＋１個の
各排他的ORゲートの一つの入力リードは送信機ディジタ
ル・バッファ101の内部の関連する一つのセルから出力
されるビットを受信するように接続されている。Ｎ＋１
個の各排他的ORゲートの他の入力は制御線105からの制
御信号を受信するように共通に接続されている。
第１図を参照すると、群極性センサ104が母線102を経
由して受信するＮ＋１ビット語の極性を検出するように
動作する。第４図に示す一実施例では、群極性センサ10
4が、それぞれがＮ＋１ビットの一つにより制御される
Ｎ＋１個の電流スイッチD1乃至DN+1として実現されてい
る。各電流スイッチは、それぞれの入力ビットが論理１
であれば二つの電流加算ノード41、42の一方に、それぞ
れの入力ビットが論理０であれば二つの電流加算ノード
の他方に、その電流を伝える。ディジタル・アナログ変
換器（DAC）においては電流スイッチが２進比で決まる
大きさの電流を運ぶのに対し、群極性センサ104のこの
実施例では切換えられる電流すべてが同じ大きさであ
り、この点を除けば、この構成は電流切換えディジタル
・アナログ変換器と非常に似ている。二つの加算ノード
41、42の電流を負荷抵抗R41およびR42の両端に現われる
電圧に基き比較器104で互いに比較することにより、母
線102のＮ＋１ビットの群の極性を示す出力信号がリー
ド106に供給される。実際的な考え方を示すと、たとえ
Ｎ＋１が偶数であり、群の極性が中性であっても、二つ
の加算ノードの電流が正確に同じになることは決してな
い。それ故群極性センサ104は中性極性に応答して正極
性か負極性の信号をリード106に出力するが、これは上
述のように許容できる。別の実施例では、小さなバイア
ス電流（第４図のＩ）が二つの電流加算ノードの一つに
加えられて中性極性に対する判定を所定の値にする。
由して受信するＮ＋１ビット語の極性を検出するように
動作する。第４図に示す一実施例では、群極性センサ10
4が、それぞれがＮ＋１ビットの一つにより制御される
Ｎ＋１個の電流スイッチD1乃至DN+1として実現されてい
る。各電流スイッチは、それぞれの入力ビットが論理１
であれば二つの電流加算ノード41、42の一方に、それぞ
れの入力ビットが論理０であれば二つの電流加算ノード
の他方に、その電流を伝える。ディジタル・アナログ変
換器（DAC）においては電流スイッチが２進比で決まる
大きさの電流を運ぶのに対し、群極性センサ104のこの
実施例では切換えられる電流すべてが同じ大きさであ
り、この点を除けば、この構成は電流切換えディジタル
・アナログ変換器と非常に似ている。二つの加算ノード
41、42の電流を負荷抵抗R41およびR42の両端に現われる
電圧に基き比較器104で互いに比較することにより、母
線102のＮ＋１ビットの群の極性を示す出力信号がリー
ド106に供給される。実際的な考え方を示すと、たとえ
Ｎ＋１が偶数であり、群の極性が中性であっても、二つ
の加算ノードの電流が正確に同じになることは決してな
い。それ故群極性センサ104は中性極性に応答して正極
性か負極性の信号をリード106に出力するが、これは上
述のように許容できる。別の実施例では、小さなバイア
ス電流（第４図のＩ）が二つの電流加算ノードの一つに
加えられて中性極性に対する判定を所定の値にする。
第１図を参照すると、並列直列変換器109がＮ＋１個
のビットを送信機条件付きインバータ103から母線108を
経由して受取る。一つの実施例では、並列直列変換器10
9は、テキサス・インスツルメント社の「TTLデータブッ
ク」第２版、７−212ページ以降に示されているSN54165
装置のような、幅Ｎ＋１段の並列入力、直列入力シフト
レジスタとして良く知られている様式で実現されてい
る。他の実施例では、並列直列変換器109は、たとえ
ば、IEEE GaAs ICシンポジウム（1987年）265〜268ペー
ジの「AGb/s16:1 Multiplexer and 1:16 Demultiplexer
Chip Set with High Yield and Low Power Dissipa−t
ion」においてKameyama等が述べているような、マルチ
プレクサを利用する周知の方法で実現されている。並列
直列変換器109は出力リード112に直列データ流を発生
し、たとえば、ファイバ光学リンクのレーザ・トライバ
から構成される通信リンク送信機111を駆動する。
のビットを送信機条件付きインバータ103から母線108を
経由して受取る。一つの実施例では、並列直列変換器10
9は、テキサス・インスツルメント社の「TTLデータブッ
ク」第２版、７−212ページ以降に示されているSN54165
装置のような、幅Ｎ＋１段の並列入力、直列入力シフト
レジスタとして良く知られている様式で実現されてい
る。他の実施例では、並列直列変換器109は、たとえ
ば、IEEE GaAs ICシンポジウム（1987年）265〜268ペー
ジの「AGb/s16:1 Multiplexer and 1:16 Demultiplexer
Chip Set with High Yield and Low Power Dissipa−t
ion」においてKameyama等が述べているような、マルチ
プレクサを利用する周知の方法で実現されている。並列
直列変換器109は出力リード112に直列データ流を発生
し、たとえば、ファイバ光学リンクのレーザ・トライバ
から構成される通信リンク送信機111を駆動する。
並列直列変換器109からの出力信号はまたリード110を経
由して累積極性センサ114に加えられる。一実施例で
は、累積極性センサ114は並列直列変換器109の直列デー
タ速度でクロックされる従来技術のアップダウン・カウ
ンタから構成されている。このようなアップダウン・カ
ウンタのレンジは、リンクを通してあらゆる所定時間に
両方向に、すなわち、１の数が０の数より多いときの第
１の方向、および０の数が１の数より多いときの第２の
方向に、伝送される１と０との数の間の最大不釣合いを
処理するのに充分でなければならない。前に述べたとお
り、最大不釣合い即わち最大平衡量は1.5×（Ｎ＋１）
に等しいから、このようなアップダウン・カウンタのレ
ンジは少なくとも３×（Ｎ＋１）でなければならない。
アップダウン・カウンタのアップダウン制御入力リード
はリード110で受信される直列化データ流により駆動さ
れるので、リード110の直列ビットが、たとえば、論理
１であるとき、アップダウン・カウンタは１だけカウン
トが増え、逆に、リード110の直列ビットが論理０であ
るときは、アップダウン・カウンタは１だけカウントが
下る。アップダウン・カウンタの最上位ビットの２進値
が累積極性センサ114からの出力信号となる。
由して累積極性センサ114に加えられる。一実施例で
は、累積極性センサ114は並列直列変換器109の直列デー
タ速度でクロックされる従来技術のアップダウン・カウ
ンタから構成されている。このようなアップダウン・カ
ウンタのレンジは、リンクを通してあらゆる所定時間に
両方向に、すなわち、１の数が０の数より多いときの第
１の方向、および０の数が１の数より多いときの第２の
方向に、伝送される１と０との数の間の最大不釣合いを
処理するのに充分でなければならない。前に述べたとお
り、最大不釣合い即わち最大平衡量は1.5×（Ｎ＋１）
に等しいから、このようなアップダウン・カウンタのレ
ンジは少なくとも３×（Ｎ＋１）でなければならない。
アップダウン・カウンタのアップダウン制御入力リード
はリード110で受信される直列化データ流により駆動さ
れるので、リード110の直列ビットが、たとえば、論理
１であるとき、アップダウン・カウンタは１だけカウン
トが増え、逆に、リード110の直列ビットが論理０であ
るときは、アップダウン・カウンタは１だけカウントが
下る。アップダウン・カウンタの最上位ビットの２進値
が累積極性センサ114からの出力信号となる。
群極性センサ104および累積極性センサ114からの出力
信号はそれぞれリード106および107を経由して、一実施
例では排他的ORゲートから構成されている極性比較器11
3の入力リードに加えられる。極性比較器113は出力リー
ド105に制御信号を発生し、この制御信号は送信機の条
件付きインバータ103を駆動する。この制御信号には群
極性センサ104および累積センサ114からの出力信号が等
しいとき第１の２進値が与えられ、群極性センサ104お
よび累積極性センサ114からの出力信号が等しくないと
き反対の２進値が与えられる。
信号はそれぞれリード106および107を経由して、一実施
例では排他的ORゲートから構成されている極性比較器11
3の入力リードに加えられる。極性比較器113は出力リー
ド105に制御信号を発生し、この制御信号は送信機の条
件付きインバータ103を駆動する。この制御信号には群
極性センサ104および累積センサ114からの出力信号が等
しいとき第１の２進値が与えられ、群極性センサ104お
よび累積極性センサ114からの出力信号が等しくないと
き反対の２進値が与えられる。
第２図は本発明の教示にしたがって使用するに好適な
受信機側回路の一実施例の概略図を示している。
受信機側回路の一実施例の概略図を示している。
受信機側では受信された直列信号が通信リンク受信機
201からリード204を経由して直列並列変換器202に加え
られる。一実施例では、直列並列変換器202は、直列入
力・並列出力シフトレジスタ、たとえば、テキサス・イ
ンスツルメント社の「TTLデータブック」第２版の７−2
06ページ以降に述べられているSN54164装置から構成さ
れている。別の実施例では、直列並列変換器202は前記K
ameyama等の文献に関して上に記したように好適なアド
レッシング回路を備えたマルチプレクサから構成されて
いる。
201からリード204を経由して直列並列変換器202に加え
られる。一実施例では、直列並列変換器202は、直列入
力・並列出力シフトレジスタ、たとえば、テキサス・イ
ンスツルメント社の「TTLデータブック」第２版の７−2
06ページ以降に述べられているSN54164装置から構成さ
れている。別の実施例では、直列並列変換器202は前記K
ameyama等の文献に関して上に記したように好適なアド
レッシング回路を備えたマルチプレクサから構成されて
いる。
直列並列変換器202からの並列データは、母線206を経
由して、207−１乃至207−Ｎ＋１のＮ＋１個のセルから
成る受信機ディジタル・バッファ207にロードされる。
由して、207−１乃至207−Ｎ＋１のＮ＋１個のセルから
成る受信機ディジタル・バッファ207にロードされる。
通信リンク受信機201からの直列データは、一実施例
では直列データ速度でクロックされる1:（Ｎ＋１）分周
器から構成されているフレーム同期装置203に加えられ
る。一実施例では、分周器は当業界で周知のクロック回
復位相ロックループ（図示せず）により与えられる直列
データ速さのクロック信号によりクロックされる。一実
施例では、この直列データレート・クロック信号は前述
のCorsettoらの特許出願書の教示にしたがって発生され
る。フレーム同期装置203のリード205の上の出力信号は
Ｎ＋１個の直列ビットについて１パルスであり、これに
より各Ｎ＋１直列データ・フレームの境界が規定され
る。このパルスの受信ビットに対する正しい位相は、上
述のように、訓練シーケンスを受信するときフレーム同
期装置203を適格にリセットすることで確保される。通
信リンク受信機の出力は訓練シーケンスの伝送中にＮ＋
１ビットの群の間の境界にのみ論理０から論理１への、
および論理１から論理０への遷移を含んでいる（表IIを
参照）。ビット時間間隔より短いパルスがこれらの遷移
から発生する。これは、たちえば、０から１への遷移に
対して正のパルスを、１から０へと遷移に対しては負の
パルスを発生する（正の論理を仮定している）微分によ
り行われる。フレーム同期装置203はリセット入力リー
ド付き1;（Ｎ＋１）カウンタである。正のリセット・パ
ルスに応答するカウンタの場合、微分した遷移はリセッ
ト入力リードに加えられ、最初の０から１への遷移がカ
ウンタを正しい位相にする。あるいは、パルスが全波整
流され、この場合０から１への、および１から０への両
方の遷移によりフレーム同期装置が正しく調整される。
訓練シーケンスが終ってデータ伝送が始まる前に、この
動作が終結してフレーム同期装置がデータ遷移によりリ
セットされることのないようにしなければならない。直
列並列変換器202に加えられるフレーム同期装置203から
の出力信号は線路204の直列データに関して正しい位相
になっていて、Ｎ＋１ビットの各群のビット１が受信機
ディジタル・バッファ207のセル207−１に格納され、ビ
ット２がセル207−２に格納され、指標ビットがセル207
−Ｎ＋１に格納されるようにしている。
では直列データ速度でクロックされる1:（Ｎ＋１）分周
器から構成されているフレーム同期装置203に加えられ
る。一実施例では、分周器は当業界で周知のクロック回
復位相ロックループ（図示せず）により与えられる直列
データ速さのクロック信号によりクロックされる。一実
施例では、この直列データレート・クロック信号は前述
のCorsettoらの特許出願書の教示にしたがって発生され
る。フレーム同期装置203のリード205の上の出力信号は
Ｎ＋１個の直列ビットについて１パルスであり、これに
より各Ｎ＋１直列データ・フレームの境界が規定され
る。このパルスの受信ビットに対する正しい位相は、上
述のように、訓練シーケンスを受信するときフレーム同
期装置203を適格にリセットすることで確保される。通
信リンク受信機の出力は訓練シーケンスの伝送中にＮ＋
１ビットの群の間の境界にのみ論理０から論理１への、
および論理１から論理０への遷移を含んでいる（表IIを
参照）。ビット時間間隔より短いパルスがこれらの遷移
から発生する。これは、たちえば、０から１への遷移に
対して正のパルスを、１から０へと遷移に対しては負の
パルスを発生する（正の論理を仮定している）微分によ
り行われる。フレーム同期装置203はリセット入力リー
ド付き1;（Ｎ＋１）カウンタである。正のリセット・パ
ルスに応答するカウンタの場合、微分した遷移はリセッ
ト入力リードに加えられ、最初の０から１への遷移がカ
ウンタを正しい位相にする。あるいは、パルスが全波整
流され、この場合０から１への、および１から０への両
方の遷移によりフレーム同期装置が正しく調整される。
訓練シーケンスが終ってデータ伝送が始まる前に、この
動作が終結してフレーム同期装置がデータ遷移によりリ
セットされることのないようにしなければならない。直
列並列変換器202に加えられるフレーム同期装置203から
の出力信号は線路204の直列データに関して正しい位相
になっていて、Ｎ＋１ビットの各群のビット１が受信機
ディジタル・バッファ207のセル207−１に格納され、ビ
ット２がセル207−２に格納され、指標ビットがセル207
−Ｎ＋１に格納されるようにしている。
207−１から207−Ｎまでのセルからのデータは受信機
条件付きインバータ211に加えられ、このインバータ
は、一実施例では、第３図の送信機条件付きインバータ
103の実施例と同じであるが、送信機条件付きインバー
タ103に対してＮ＋１個の排他的ORゲートが必要である
代りにＮ個のゲートしか必要としない。受信機条件付き
インバータ211の制御入力リード208は受信機ディジタル
・バッファ207のセル207−Ｎ＋１から指標ビットを受取
る。指標ビットの２進値に基き、受信機条件付きインバ
ータ211は受信機ディジタル・バッファ207に格納されて
いるＮ個のデータ・ビットを反転するかまたは反転しな
いので、受信機条件付きインバータ211により母線212に
出力されるＮビットが送信機回路100（第１図）により
送信機のため供給されたＮデータ・ビットと同一であ
る。
条件付きインバータ211に加えられ、このインバータ
は、一実施例では、第３図の送信機条件付きインバータ
103の実施例と同じであるが、送信機条件付きインバー
タ103に対してＮ＋１個の排他的ORゲートが必要である
代りにＮ個のゲートしか必要としない。受信機条件付き
インバータ211の制御入力リード208は受信機ディジタル
・バッファ207のセル207−Ｎ＋１から指標ビットを受取
る。指標ビットの２進値に基き、受信機条件付きインバ
ータ211は受信機ディジタル・バッファ207に格納されて
いるＮ個のデータ・ビットを反転するかまたは反転しな
いので、受信機条件付きインバータ211により母線212に
出力されるＮビットが送信機回路100（第１図）により
送信機のため供給されたＮデータ・ビットと同一であ
る。
別の実施例では通信リンクの直列ビット速度が非常に
大きくて、累積極性センサ114（第１図）として動作
し、直列ビットレートでクロックされるアップダウン・
カウンタを実現するのが不便であるときでも、正しい動
作ができるようにされる。この実施例では、累積極性セ
ンサ114は、通信リンクの直列ビット速度より低いクロ
ック速度のアップダウン・カウンタを備えているが、こ
のカウンタはクロック・サイクルあたり複数のカウント
により歩進する。Ｎ＋１が、たとえば、４の倍数である
と仮定しよう。そうすれば並んで動作する４個のマルチ
プレクサを使用して送信機条件付きインバータ103の幅
Ｎ＋１ビットの語出力を第５図に示すように、（Ｎ＋
１）/4個の４ビット・スライスに変換することができ
る。４ビット・スライスの速度は直列ビット速度より４
倍小さい。直列ビット速度より４倍低速で動作するアッ
プダウン・カウンタを補償するためには、４ビット・ス
ライスがアップダウン・カウンタに格納されているカウ
ントをカウンタのクロック・サイクルあたり２カウント
以上変えることができなければならない。第III表は４
ビット・スライスとカウンタのクロック・サイクルあた
りのカウント数との間の関係を示している。すなわち、
４ビット・スライスされた１組のデータは、第III表の
左端の列のような組み合わせとなり得るが、このデータ
に対し前述のように１の数だけカウントを上げ、０の数
だけカウントを下げると、中央の列に示されるように２
カウント刻みの結果となる。ゆえに、ここに使われるア
ップダウン・カウンタには、クロック・サイクルあたり
少なくとも２カウント変える能力が要求される。
大きくて、累積極性センサ114（第１図）として動作
し、直列ビットレートでクロックされるアップダウン・
カウンタを実現するのが不便であるときでも、正しい動
作ができるようにされる。この実施例では、累積極性セ
ンサ114は、通信リンクの直列ビット速度より低いクロ
ック速度のアップダウン・カウンタを備えているが、こ
のカウンタはクロック・サイクルあたり複数のカウント
により歩進する。Ｎ＋１が、たとえば、４の倍数である
と仮定しよう。そうすれば並んで動作する４個のマルチ
プレクサを使用して送信機条件付きインバータ103の幅
Ｎ＋１ビットの語出力を第５図に示すように、（Ｎ＋
１）/4個の４ビット・スライスに変換することができ
る。４ビット・スライスの速度は直列ビット速度より４
倍小さい。直列ビット速度より４倍低速で動作するアッ
プダウン・カウンタを補償するためには、４ビット・ス
ライスがアップダウン・カウンタに格納されているカウ
ントをカウンタのクロック・サイクルあたり２カウント
以上変えることができなければならない。第III表は４
ビット・スライスとカウンタのクロック・サイクルあた
りのカウント数との間の関係を示している。すなわち、
４ビット・スライスされた１組のデータは、第III表の
左端の列のような組み合わせとなり得るが、このデータ
に対し前述のように１の数だけカウントを上げ、０の数
だけカウントを下げると、中央の列に示されるように２
カウント刻みの結果となる。ゆえに、ここに使われるア
ップダウン・カウンタには、クロック・サイクルあたり
少なくとも２カウント変える能力が要求される。
中央の欄からわかるように、４ビット・スライスのデ
ータの累積極性カウントへの寄与は２づつ異なってい
る。それ故累積極性を追跡するのに必要なクロック・サ
イクルあたりのカウントは情報が失われていない場合こ
れらの寄与の半分とすることができる。というのは、累
積極性センサ114により供給される情報は過去の１と０
との間の差の符号だけであって正確な１と０の個数の差
の量ではないからである。
ータの累積極性カウントへの寄与は２づつ異なってい
る。それ故累積極性を追跡するのに必要なクロック・サ
イクルあたりのカウントは情報が失われていない場合こ
れらの寄与の半分とすることができる。というのは、累
積極性センサ114により供給される情報は過去の１と０
との間の差の符号だけであって正確な１と０の個数の差
の量ではないからである。
適格なカウント数によってアップダウン・カウンタを
変えるのに必要な信号は、一つの実施例では、16×５ビ
ットの読出し専用記憶装置（ROM）に格納されている。
４ビット・スライスはROMのアドレスを制御する。ROMの
５個の出力は、第６図に示すように、およびRev.Sci.In
strm.,51（３）,369,1980年３月、にT.A.Lastが「Prop
−ortional Step Size Fraking Analog−to−Digital C
onverter」と題して記しているように、アップダウン・
カウンタの種々の点を駆動してクロック・サイクルあた
り格納されているカウントを正しく変化させる。
変えるのに必要な信号は、一つの実施例では、16×５ビ
ットの読出し専用記憶装置（ROM）に格納されている。
４ビット・スライスはROMのアドレスを制御する。ROMの
５個の出力は、第６図に示すように、およびRev.Sci.In
strm.,51（３）,369,1980年３月、にT.A.Lastが「Prop
−ortional Step Size Fraking Analog−to−Digital C
onverter」と題して記しているように、アップダウン・
カウンタの種々の点を駆動してクロック・サイクルあた
り格納されているカウントを正しく変化させる。
別の実施例においては、付加指標ビットの他に、Ｍ個
の追加ビットがＮ個のデータ・ビットに付加される。こ
れらＭ個の付加ビットはクロック回復または上述した以
外の所要フレーム同期化法のような多数の特殊目的に使
用することができる。一実施例では（第７図および第８
図に示すように）、このような追加付加ビットおよび指
示ビットはそれ自身で釣合っている必要はなく、Ｎ＋１
＋Ｍビット全体が送信機条件付きインバータ103、受信
機条件付きインバータ211、群極性センサ104、および累
積極性センサ114に加えられる。さらに別の実施例では
（第９図および第８図に示すように）、Ｍ個の追加付加
ビットおよび指標ビットがそれら自身で釣合っており、
したがってこれらはＮ＋１＋Ｍビットの送信群の極性に
は影響しない。この実施例では、Ｍ個の追加付加ビット
および指標ビットを群極性センサ104または累積極性セ
ンサ114に加える必要はなく、これにより累積極性セン
サ114からの出力信号を読取るタイミングの条件が一層
ゆるやかになる。しかし、受信機端での指標ビットの極
性はなおＮ＋１＋Ｍビットが送信機側で反転されたかさ
れなかったかを示している。更に重要なことは、この実
施例では累積極性センサ114がたとえば、前述のように
４ビット幅のスライスで進歩される低速カウンタを使用
するとき、４の倍数でなければならないのはＮ＋Ｍでは
なくＮであるということである。多数の事例において、
これは従来の語長にはるかに良く適合する。更に他の実
施例では、Ｍ個の付加ビットが、それ自身で釣合ってい
るとき、送信機条件付きインバータ103に加えられず、
それ故群極性センサ104または累積極性センサ114に加え
る必要がない。Ｎビットが送信機側で既に反転されてい
るか否かの情報は前述のように（第10図および第11図）
指標ビットを使用して、またはその情報をＭビットに符
号化して（その釣合いを保ちながら）、受信機に伝える
ことができる。この後者の場合には第12図および第13図
の実施例のように指標ビットを省略することができる。
これら実施例のいずれに対しても、Ｍビットは受信機条
件付きインバータ211を通過しない。何故なら、これら
Ｍビットは送信機側で反転されなかったからである。
の追加ビットがＮ個のデータ・ビットに付加される。こ
れらＭ個の付加ビットはクロック回復または上述した以
外の所要フレーム同期化法のような多数の特殊目的に使
用することができる。一実施例では（第７図および第８
図に示すように）、このような追加付加ビットおよび指
示ビットはそれ自身で釣合っている必要はなく、Ｎ＋１
＋Ｍビット全体が送信機条件付きインバータ103、受信
機条件付きインバータ211、群極性センサ104、および累
積極性センサ114に加えられる。さらに別の実施例では
（第９図および第８図に示すように）、Ｍ個の追加付加
ビットおよび指標ビットがそれら自身で釣合っており、
したがってこれらはＮ＋１＋Ｍビットの送信群の極性に
は影響しない。この実施例では、Ｍ個の追加付加ビット
および指標ビットを群極性センサ104または累積極性セ
ンサ114に加える必要はなく、これにより累積極性セン
サ114からの出力信号を読取るタイミングの条件が一層
ゆるやかになる。しかし、受信機端での指標ビットの極
性はなおＮ＋１＋Ｍビットが送信機側で反転されたかさ
れなかったかを示している。更に重要なことは、この実
施例では累積極性センサ114がたとえば、前述のように
４ビット幅のスライスで進歩される低速カウンタを使用
するとき、４の倍数でなければならないのはＮ＋Ｍでは
なくＮであるということである。多数の事例において、
これは従来の語長にはるかに良く適合する。更に他の実
施例では、Ｍ個の付加ビットが、それ自身で釣合ってい
るとき、送信機条件付きインバータ103に加えられず、
それ故群極性センサ104または累積極性センサ114に加え
る必要がない。Ｎビットが送信機側で既に反転されてい
るか否かの情報は前述のように（第10図および第11図）
指標ビットを使用して、またはその情報をＭビットに符
号化して（その釣合いを保ちながら）、受信機に伝える
ことができる。この後者の場合には第12図および第13図
の実施例のように指標ビットを省略することができる。
これら実施例のいずれに対しても、Ｍビットは受信機条
件付きインバータ211を通過しない。何故なら、これら
Ｍビットは送信機側で反転されなかったからである。
第12図および第13図に示す実施例はＮデータ・ビット
が反転されているか否かに応じてＭ追加ビットを反転す
るように動作する別のインバータ199（第12図）を備え
ており、これによりＭ追加ビット中の指標ビットを符号
化する。第13図に示すように、復号器299は、必要なと
き、Ｍ追加ビットを反転し、Ｎデータ・ビットが反転さ
れているか否かに応じて制御信号を受信機条件付きイン
バータ211に供給するように動作する。
が反転されているか否かに応じてＭ追加ビットを反転す
るように動作する別のインバータ199（第12図）を備え
ており、これによりＭ追加ビット中の指標ビットを符号
化する。第13図に示すように、復号器299は、必要なと
き、Ｍ追加ビットを反転し、Ｎデータ・ビットが反転さ
れているか否かに応じて制御信号を受信機条件付きイン
バータ211に供給するように動作する。
しばしば、リンクを通して非データであるサービス的
信号を送る必要が生じ、これらの信号を受信側で非デー
タ信号として認識しなければならない。非データ信号
は、たとえば、リンクの始動時のハンドシェーキングに
必要である。非データを運ぶＮビットの群はこの目的の
ため付加されたＭビットを適切に符号化することにより
データを運ぶＮビットの群から区別することができる。
この実施例では、これら付加ビットはＭ個の付加ビット
を備えた各種実施例に関して上に述べたように処理する
ことができる。
信号を送る必要が生じ、これらの信号を受信側で非デー
タ信号として認識しなければならない。非データ信号
は、たとえば、リンクの始動時のハンドシェーキングに
必要である。非データを運ぶＮビットの群はこの目的の
ため付加されたＭビットを適切に符号化することにより
データを運ぶＮビットの群から区別することができる。
この実施例では、これら付加ビットはＭ個の付加ビット
を備えた各種実施例に関して上に述べたように処理する
ことができる。
しかし、非データ付加Ｍビット（第10図および第12
図）または非データ付加Ｍビットおよび指標ビット（第
９図）がそれ自身で釣合っていず、また上述の利点（す
なわち、低速アップダウン・カウンタにおけるゆるやか
なタイミング条件）を得るために群極性センサ104およ
び累積極性センサ114により処理されない場合には、釣
合っていない且つ検出されないＭまたはＭ＋１個のビッ
トを付加することにより回線符号に不釣合い成分が発生
する可能性がある。本発明の一実施例においては、この
不釣合いの可能性を非データ信号を運ぶＮ＋Ｍビットカ
ウンタ（第12図）またはＮ＋Ｍ＋１ビット（第９図およ
び第10図）の不釣合い群が相補的不平衡対として伝送さ
れるようにして防止している。別の実施例においては、
この不釣合いの可能性を非データ信号を不釣合いのＭま
たはＭ＋１個の付加ビットを含んで同数の１および０を
備えたコードにのみ制限することにより防止している。
これにより回線符号の釣合いが保証される。しかし、不
釣合いのＭまたはＭ＋１個の付加ビットを見ていない累
積極性センサ114は誤差を累積する。このため、非デー
タ信号の伝送中、累積極性センサ114に格納されている
カウントを一定に保持しなければならない。これは、た
とえば、非データ信号を伝送しながら累積極性センサ11
4を駆動するクロック信号を中断することにより行われ
る。
図）または非データ付加Ｍビットおよび指標ビット（第
９図）がそれ自身で釣合っていず、また上述の利点（す
なわち、低速アップダウン・カウンタにおけるゆるやか
なタイミング条件）を得るために群極性センサ104およ
び累積極性センサ114により処理されない場合には、釣
合っていない且つ検出されないＭまたはＭ＋１個のビッ
トを付加することにより回線符号に不釣合い成分が発生
する可能性がある。本発明の一実施例においては、この
不釣合いの可能性を非データ信号を運ぶＮ＋Ｍビットカ
ウンタ（第12図）またはＮ＋Ｍ＋１ビット（第９図およ
び第10図）の不釣合い群が相補的不平衡対として伝送さ
れるようにして防止している。別の実施例においては、
この不釣合いの可能性を非データ信号を不釣合いのＭま
たはＭ＋１個の付加ビットを含んで同数の１および０を
備えたコードにのみ制限することにより防止している。
これにより回線符号の釣合いが保証される。しかし、不
釣合いのＭまたはＭ＋１個の付加ビットを見ていない累
積極性センサ114は誤差を累積する。このため、非デー
タ信号の伝送中、累積極性センサ114に格納されている
カウントを一定に保持しなければならない。これは、た
とえば、非データ信号を伝送しながら累積極性センサ11
4を駆動するクロック信号を中断することにより行われ
る。
あらゆる刊行物および特許出願書を、それら個々の刊
行物および特許出願書が特定して且つ個々に参照して組
入れられることが示されている範囲で参照して、ここに
取入れてある。本発明についてこれで完全に説明してお
り、当業者にはこれに対して付記した特許請求の範囲の
精神または範囲を逸脱することなく多数の変更および修
正を行うことができることは明らかであろう。
行物および特許出願書が特定して且つ個々に参照して組
入れられることが示されている範囲で参照して、ここに
取入れてある。本発明についてこれで完全に説明してお
り、当業者にはこれに対して付記した特許請求の範囲の
精神または範囲を逸脱することなく多数の変更および修
正を行うことができることは明らかであろう。
［発明の効果］ 以上詳述したように、本発明の実施により、Ｎビット
・データ毎に１ビットの指標ビットが付加ビットされる
構成で、帯域幅損失は1/Nとなる。従って、直流を含ま
ない平衡伝送でもＮを大きくして帯域幅損失を所望の小
さな値とすることができる。
・データ毎に１ビットの指標ビットが付加ビットされる
構成で、帯域幅損失は1/Nとなる。従って、直流を含ま
ない平衡伝送でもＮを大きくして帯域幅損失を所望の小
さな値とすることができる。
本発明では、送信される信号の不釣合（不平衡）が累
積してセンスされており、その大きさが1.5×（Ｎ＋
１）を越えないようにされている。また、累積装置をは
じめ、本発明の実施に用いる回路は容易に構成できるか
ら、実用に供して有益である。
積してセンスされており、その大きさが1.5×（Ｎ＋
１）を越えないようにされている。また、累積装置をは
じめ、本発明の実施に用いる回路は容易に構成できるか
ら、実用に供して有益である。
第１図は本発明の一実施例に好適な送信機に用いる符号
化装置の概略ブロック図である。 第２図は本発明の一実施例に好適に受信機に用いる復号
化装置の概略ブロック図である。 第３図は第１図の送信機条件付きインバータの一実施例
の概略ブロック図である。 第４図は第１図の群極性センサ104の１実施例の概略回
路図である。 第５図は第１図送信機条件付きインバータ103の出力で
あるＮ＋１ビット語をビット・スライスに変換するため
のマルチプレクサを示す概略ブロック図である。 第６図は本発明で使用されるアップダウン１、２・カウ
ンタの概略回路図である。 第７図はＮデータ・ビットにＭ追加ビットが付加された
本発明の送信機の他の実施例の概略ブロック図である。 第８図は第７図の送信機と共に用いて好適に受信機の一
実施例の概略ブロック図である。 第９図はＮビットデータに平衡した（釣り合った）Ｍ追
加ビットと指標ビットの組が付加された本発明の送信機
のさらに他の実施例の概略ブロック図である。 第10図はＭ追加ビットがそれ自身で平衡しており、送信
機条件付きインバータには印加されない送信機の一実施
例の概略ブロック図である。 第11図は第10図の送信機と共に使用するのに適した受信
機の一実施例の概略ブロック図である。 第12図はＮビット・データの反転、非反転情報をＭ追加
ビットに符号化した第10図の回路に類似な送信機の概略
ブロック図である。 第13図は第12図の送信機と共に使用するに適した受信機
の一実施例の概略ブロック図である。 100:送信機 101:送信機ディジタル・バッファ 103:送信機条件付きインバータ 104:群極性センサ 109:並列直列変換器 111:通信リンク送信機 113:極性比較器 114:累積極性センサ 200:受信機 201:通信リンク受信機 202:直列並列変換器 203:フレーム同期装置 207:受信機ディジタル・バッファ 211:受信機条件付きインバータ
化装置の概略ブロック図である。 第２図は本発明の一実施例に好適に受信機に用いる復号
化装置の概略ブロック図である。 第３図は第１図の送信機条件付きインバータの一実施例
の概略ブロック図である。 第４図は第１図の群極性センサ104の１実施例の概略回
路図である。 第５図は第１図送信機条件付きインバータ103の出力で
あるＮ＋１ビット語をビット・スライスに変換するため
のマルチプレクサを示す概略ブロック図である。 第６図は本発明で使用されるアップダウン１、２・カウ
ンタの概略回路図である。 第７図はＮデータ・ビットにＭ追加ビットが付加された
本発明の送信機の他の実施例の概略ブロック図である。 第８図は第７図の送信機と共に用いて好適に受信機の一
実施例の概略ブロック図である。 第９図はＮビットデータに平衡した（釣り合った）Ｍ追
加ビットと指標ビットの組が付加された本発明の送信機
のさらに他の実施例の概略ブロック図である。 第10図はＭ追加ビットがそれ自身で平衡しており、送信
機条件付きインバータには印加されない送信機の一実施
例の概略ブロック図である。 第11図は第10図の送信機と共に使用するのに適した受信
機の一実施例の概略ブロック図である。 第12図はＮビット・データの反転、非反転情報をＭ追加
ビットに符号化した第10図の回路に類似な送信機の概略
ブロック図である。 第13図は第12図の送信機と共に使用するに適した受信機
の一実施例の概略ブロック図である。 100:送信機 101:送信機ディジタル・バッファ 103:送信機条件付きインバータ 104:群極性センサ 109:並列直列変換器 111:通信リンク送信機 113:極性比較器 114:累積極性センサ 200:受信機 201:通信リンク受信機 202:直列並列変換器 203:フレーム同期装置 207:受信機ディジタル・バッファ 211:受信機条件付きインバータ
フロントページの続き (72)発明者 ラスムス・ノーディ デンマーク国ホーシュルム カメラッド ジェム・25エス・ブイ デー・ジェイ 2970 (72)発明者 ケント・エイチ・スプリンガー アメリカ合衆国マサチューセッツ州ウエ ストフォードメイン・ストリート 148 (72)発明者 クレッグ・コーセット アメリカ合衆国メリーランド州イジャム スビル ファサント・ラン 3141 (56)参考文献 特開 昭56−169957（ＪＰ，Ａ) 特開 昭60−260256（ＪＰ，Ａ) 特開 昭54−6742（ＪＰ，Ａ) 特開 昭63−131737（ＪＰ，Ａ) 特開 昭63−2427（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 25/49 H03M 7/14
Claims (5)
- 【請求項１】通信リンクに送信するための符号化方法で
あって、 （イ）Ｎを正の整数として複数のＮビットデータを得、 （ロ）既知の値の指標ビットを前記Ｎデータビットの所
定の場所に追加して、ビット群を形成し、 （ハ）論理１のビットに関連する第１の電流加算ノード
と、 論理０のビットに関連する第２の電流加算ノードと、 各々が前記ビット群を形成する前記Ｎ＋１ビットのうち
の１つに対応して関連付けられた複数の電流源と、 複数のスイッチ手段であって、前記スイッチ手段の各々
は前記電流源のうちの１つに対応して関係付けられ、前
記スイッチ手段の各々は、関係付けられたビットが論理
１の時には関連する電流源を前記第１の電流源に接続
し、関係付けられたビットが論理０の時には関連する電
流源を前記第２の電流源に接続し、 前記第１の電流加算ノードに接続された電流の和を前記
第２の電流加算ノードに接続された電流の和と比較し、
前記Ｎ＋１ビット群が論理１よりも多くの論理０を含む
か、論理１よりも少ない論理０を含むかを示す出力信号
を提供する比較器と を備える群極性センサを用いて、 前記ビット群は論理０よりも多くの論理１を含む正極性
であるか、論理０より少ない論理１を含む負極性である
かを判定し、 （ニ）前記通信リンクに以前に送信した累積極性値を、
論理０ビットより多くの論理１ビットが送信された時は
累積極性値は正で、論理０ビットより少ない論理１ビッ
トが送信された時は累積極性値が負となるように維持
し、 （ホ）前記ビット群の極性が前記累積極性と同じ場合に
は、前記ビット群内の全ビットを反転し、前記ビット群
が前記累積極性と異なる極性を持つ時には、前記ビット
群内のビットを反転しないで送信されるべきビットの組
を形成する、 ことを特徴とする方法。 - 【請求項２】通信リンクに送信するための符号化装置で
あって、 （イ）Ｎを正の整数として複数のＮビットデータを取得
する手段と、 （ロ）既知の値の指標ビットを前記Ｎデータビットの所
定の場所に追加して、ビット群を形成する手段と、 （ハ）論理１のビットに関連する第１の電流加算ノード
と、 論理０のビットに関連する第２の電流加算ノードと、 各々が前記ビット群を形成する前記Ｎ＋１ビットのうち
の１つに対応して関係付けられた複数の電流源と、 複数のスイッチ手段であって、前記スイッチ手段の各々
は前記電流源のうちの１つに対応して関係付けられ、前
記スイッチ手段の各々は、関係付けられたビットが論理
１の時には関連する電流源を前記第１の電流源に接続
し、関係付けられたビットが論理０の時には関連する電
流源を前記第２の電流源に接続する、とを備え、 前記ビット群が論理０よりも多くの論理１を含む正極性
のビット群であるか、前記ビット群が論理０よりも少な
い論理１を含む負極性のビット群であるかを判定する群
極性センサと、 （ニ）前記第１の電流加算ノードに接続された電流の和
を前記第２の電流加算ノードに接続された電流の和と比
較し、前記Ｎ＋１ビット群が論理０より多くの論理１を
含むか、論理０より少ない論理１を含むかを示す出力信
号を提供する比較器と、 （ホ）前記通信リンクに以前に送信したビットが、論理
０ビットより多くの論理１ビットが送信された時は累積
極性値を正とし、論理０ビットより少ない論理１ビット
が送信された時は累積極性値を負として、累積極性値を
維持する累積極性センサと、 （ヘ）比較器の出力信号により、前記ビット群が前記累
積極性と同じ極性の時は前記ビット群内の全ビットを反
転し、前記ビット群が前記累積極性と反対の極性の時は
前記ビット群内の全ビットを反転しないで、送信される
べきビットの組を形成する送信機条件付きインバータ、 を有する装置。 - 【請求項３】前記群極性センサの入力に接続されたＮ＋
１ビットの並列データを扱う入力バッファであって、前
記入力バッファの出力は前記送信機条件付きインバータ
にも接続されている入力バッファと、 前記送信機条件付きインバータの出力に接続された並列
直列変換器であって、前記並列直列変換器の出力は前記
累積極性センサに接続されている並列直列変換器と を有することを特徴とする特許請求の範囲第２項に記載
の装置。 - 【請求項４】前記累積極性センサがカウンタを有するこ
とを特徴とする特許請求の範囲第２項あるいは第３項に
記載の装置。 - 【請求項５】前記カウンタが多くとも３×（Ｎ＋１）の
レンジのアップダウン・カウンタであることを特徴とす
る特許請求の範囲第４項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US266,459 | 1988-11-02 | ||
| US07/266,459 US5022051A (en) | 1988-11-02 | 1988-11-02 | DC-free line code for arbitrary data transmission |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02172327A JPH02172327A (ja) | 1990-07-03 |
| JP2886214B2 true JP2886214B2 (ja) | 1999-04-26 |
Family
ID=23014673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1287263A Expired - Fee Related JP2886214B2 (ja) | 1988-11-02 | 1989-11-02 | 符号化方法及び符号化装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5022051A (ja) |
| EP (1) | EP0367093A3 (ja) |
| JP (1) | JP2886214B2 (ja) |
Families Citing this family (48)
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1988
- 1988-11-02 US US07/266,459 patent/US5022051A/en not_active Expired - Lifetime
-
1989
- 1989-10-25 EP EP19890119832 patent/EP0367093A3/en not_active Withdrawn
- 1989-11-02 JP JP1287263A patent/JP2886214B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5022051A (en) | 1991-06-04 |
| JPH02172327A (ja) | 1990-07-03 |
| EP0367093A2 (en) | 1990-05-09 |
| EP0367093A3 (en) | 1991-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RD02 | Notification of acceptance of power of attorney |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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