JP2897714B2 - アナログ集積回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/661—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
Landscapes
- Recording Or Reproducing By Magnetic Means (AREA)
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はアナログ集積回路に
関し、特に磁気ヘッドやフィルタ等ユーザ毎に異なるア
ナログ量を内部に設定するアナログ集積回路に関する。
関し、特に磁気ヘッドやフィルタ等ユーザ毎に異なるア
ナログ量を内部に設定するアナログ集積回路に関する。
【０００２】
【従来の技術】従来、出力電圧，周波数等のアナログ量
を内部に設定しておき動作モード等に応じて選択する集
積回路は種々ある。例えば磁気ヘッドや光ヘッドの駆動
電流を例にとると、これら磁気／光ヘッドはその種類に
応じて、記録密度等によるモード毎に何種類かの電流値
で駆動される。また発振器の場合は、帰還ループを有す
るにしてもその中心周波数を所望値に近づけることによ
り高速に引き込みが可能であるので、モードやチャネル
に対応する中心周波数の選択を行う場合がある。フィル
タにおいても同様である。
を内部に設定しておき動作モード等に応じて選択する集
積回路は種々ある。例えば磁気ヘッドや光ヘッドの駆動
電流を例にとると、これら磁気／光ヘッドはその種類に
応じて、記録密度等によるモード毎に何種類かの電流値
で駆動される。また発振器の場合は、帰還ループを有す
るにしてもその中心周波数を所望値に近づけることによ
り高速に引き込みが可能であるので、モードやチャネル
に対応する中心周波数の選択を行う場合がある。フィル
タにおいても同様である。
【０００３】従来の一般的なこの種のアナログ集積回路
を回路図で示す図４を参照すると、この従来の第１のア
ナログ集積回路は、磁気ヘッド駆動用の記録アンプであ
り、制御信号ＣＬ１，ＣＬ２の制御に応答して所定の電
流値ｉを発生する電流発生部１００と、電流値ｉの供給
に応答して端子ＨＸ，ＨＹに接続され中点に電源ＶＣＣ
が接続された磁気ヘッドを駆動する駆動部３とを備え
る。
を回路図で示す図４を参照すると、この従来の第１のア
ナログ集積回路は、磁気ヘッド駆動用の記録アンプであ
り、制御信号ＣＬ１，ＣＬ２の制御に応答して所定の電
流値ｉを発生する電流発生部１００と、電流値ｉの供給
に応答して端子ＨＸ，ＨＹに接続され中点に電源ＶＣＣ
が接続された磁気ヘッドを駆動する駆動部３とを備え
る。
【０００４】電流発生部１００は、制御信号ＣＬ１，Ｃ
Ｌ２をデコードして制御電圧Ｖ１〜Ｖ４を生成するデコ
ーダ１１と、各々のベースに基準電圧ＶＲの供給を受け
コレクタが共通接続されて電流値ｉを出力するトランジ
スタＱ１０１〜Ｑ１０４と、各々のドレインがトランジ
スタＱ１０１〜Ｑ１０４の各々のエミッタに接続され各
々のゲートが制御電圧Ｖ１〜Ｖ４の各々の供給を受けて
スイッチ動作をするトランジスタＱ１１１〜Ｑ１１４
と、各々の一端が接地され他端がそれぞれトランジスタ
Ｑ１１１〜Ｑ１１４のソースに接続された外付けの抵抗
Ｒ１０１〜Ｒ１０４とを備える。
Ｌ２をデコードして制御電圧Ｖ１〜Ｖ４を生成するデコ
ーダ１１と、各々のベースに基準電圧ＶＲの供給を受け
コレクタが共通接続されて電流値ｉを出力するトランジ
スタＱ１０１〜Ｑ１０４と、各々のドレインがトランジ
スタＱ１０１〜Ｑ１０４の各々のエミッタに接続され各
々のゲートが制御電圧Ｖ１〜Ｖ４の各々の供給を受けて
スイッチ動作をするトランジスタＱ１１１〜Ｑ１１４
と、各々の一端が接地され他端がそれぞれトランジスタ
Ｑ１１１〜Ｑ１１４のソースに接続された外付けの抵抗
Ｒ１０１〜Ｒ１０４とを備える。
【０００５】駆動部３は電流値ｉの供給に応答して駆動
電流Ｉを発生するカレントミラー回路３１，３２と、各
々のソースがカレントミラー回路３２の出力に接続し各
々のコレクタが端子ＨＸ，ＨＹの各々に接続し各々のベ
ースに供給を受けたライトデータに応答して駆動電流Ｉ
を出力するトランジスタＱ１，Ｑ２とを備える。次に、
図４を参照して、従来の第１のアナログ集積回路の動作
について説明すると、まず、電流発生部１００は、デコ
ーダ１１で供給を受けた制御信号ＣＬ１，ＣＬ２をデコ
ードし、そのデコード結果に応じて制御電圧Ｖ１〜Ｖ４
のうちの指定のものここでは説明の便宜上Ｖ３を活性化
すなわちＨレベルにする。すると、トランジスタＱ１１
１〜Ｑ１１４のうちゲートにＨレベルが供給されたトラ
ンジスタＱ１１３が導通しトランジスタＱ１０３は抵抗
Ｒ１３に電流を供給する。トランジスタＱ１０１〜Ｑ１
０４の各々はベースには集積回路内部の安定化された基
準電圧ＶＲの供給を受けているので、これらＱ１０１〜
Ｑ１０４の供給電流は電圧ＶＲからこれらトランジスタ
Ｑ１０１〜Ｑ１０４のベースエミッタ間電圧ＶＢＥ（約
０．７Ｖ）を差引いた電圧ＶＳ（＝ＶＲ−ＶＢＥ）を抵
抗Ｒ１０１〜Ｒ１０４で除算した値となる。この例では
電圧ＶＳを抵抗Ｒ１０３で除算した電流値が電流値ｉと
して出力される。カレントミラー回路３１，３２はこの
電流値ｉ対応の駆動電流Ｉを生成し、差動回路を構成す
る駆動用のトランジスタＱ１，Ｑ２に供給する。トラン
ジスタＱ１，Ｑ２はライト信号の供給に応答していずれ
か一方が導通し端子ＨＸ，ＨＹを経由して磁気ヘッドに
電流Ｉを供給する。
電流Ｉを発生するカレントミラー回路３１，３２と、各
々のソースがカレントミラー回路３２の出力に接続し各
々のコレクタが端子ＨＸ，ＨＹの各々に接続し各々のベ
ースに供給を受けたライトデータに応答して駆動電流Ｉ
を出力するトランジスタＱ１，Ｑ２とを備える。次に、
図４を参照して、従来の第１のアナログ集積回路の動作
について説明すると、まず、電流発生部１００は、デコ
ーダ１１で供給を受けた制御信号ＣＬ１，ＣＬ２をデコ
ードし、そのデコード結果に応じて制御電圧Ｖ１〜Ｖ４
のうちの指定のものここでは説明の便宜上Ｖ３を活性化
すなわちＨレベルにする。すると、トランジスタＱ１１
１〜Ｑ１１４のうちゲートにＨレベルが供給されたトラ
ンジスタＱ１１３が導通しトランジスタＱ１０３は抵抗
Ｒ１３に電流を供給する。トランジスタＱ１０１〜Ｑ１
０４の各々はベースには集積回路内部の安定化された基
準電圧ＶＲの供給を受けているので、これらＱ１０１〜
Ｑ１０４の供給電流は電圧ＶＲからこれらトランジスタ
Ｑ１０１〜Ｑ１０４のベースエミッタ間電圧ＶＢＥ（約
０．７Ｖ）を差引いた電圧ＶＳ（＝ＶＲ−ＶＢＥ）を抵
抗Ｒ１０１〜Ｒ１０４で除算した値となる。この例では
電圧ＶＳを抵抗Ｒ１０３で除算した電流値が電流値ｉと
して出力される。カレントミラー回路３１，３２はこの
電流値ｉ対応の駆動電流Ｉを生成し、差動回路を構成す
る駆動用のトランジスタＱ１，Ｑ２に供給する。トラン
ジスタＱ１，Ｑ２はライト信号の供給に応答していずれ
か一方が導通し端子ＨＸ，ＨＹを経由して磁気ヘッドに
電流Ｉを供給する。
【０００６】この従来の第１のアナログ集積回路では、
上述したように電流値ｉの設定のため外付の抵抗Ｒ１０
１〜Ｒ１０４と、その接続のための端子を必要とし集積
回路を小さくできず高価であるという欠点があった。
上述したように電流値ｉの設定のため外付の抵抗Ｒ１０
１〜Ｒ１０４と、その接続のための端子を必要とし集積
回路を小さくできず高価であるという欠点があった。
【０００７】上記欠点の解決を図った従来の第２のアナ
ログ集積回路を図４と共通の構成要素は共通の文字を付
して同様に回路図で示す図５を参照すると、この従来の
第２のアナログ集積回路の従来の第１のアナログ集積回
路との相違点は、従来の第１の回路と共通のデコーダ１
１と電流発生部１００の代りに予め所定の電流値ｉをデ
ジタルデータで格納したプログラマブル・ロジック・ア
レー（ＰＬＡ）部１２とを備える電流設定部１０と、上
記デジタルデータをデジタルアナログ変換するＤＡコン
バータ（ＤＡＣ）部２とを備えることである。
ログ集積回路を図４と共通の構成要素は共通の文字を付
して同様に回路図で示す図５を参照すると、この従来の
第２のアナログ集積回路の従来の第１のアナログ集積回
路との相違点は、従来の第１の回路と共通のデコーダ１
１と電流発生部１００の代りに予め所定の電流値ｉをデ
ジタルデータで格納したプログラマブル・ロジック・ア
レー（ＰＬＡ）部１２とを備える電流設定部１０と、上
記デジタルデータをデジタルアナログ変換するＤＡコン
バータ（ＤＡＣ）部２とを備えることである。
【０００８】ＰＬＡ部１２は、行，列のマトリクス状に
配列され各々のコレクタが電源ＶＣＣに接続され行方向
に各々のベースが共通接続されそれぞれの行毎に制御電
圧Ｖ１〜Ｖ４の各々の供給を受けてスイッチ動作をする
トランジスタＱ３１〜Ｑ３６，Ｑ４１〜Ｑ４６，Ｑ３１
〜Ｑ３６，Ｑ４１〜Ｑ４６とを備える。列方向にエミッ
タが共通接続されエミッタ共通接続点を切断することに
よりデータをコーデイングするトランジスタＱ３１，Ｑ
４１，Ｑ５１，Ｑ６１、トランジスタＱ３２，Ｑ４２，
Ｑ５２，Ｑ６２、トランジスタＱ３３，Ｑ４３，Ｑ５
３，Ｑ６３、トランジスタＱ３４，Ｑ４４，Ｑ５４，Ｑ
６４、トランジスタＱ３５，Ｑ４５，Ｑ５５，Ｑ６５、
トランジスタＱ３６，Ｑ４６，Ｑ５６，Ｑ６６の各々の
共通エミッタは電流の形のＰＬＡデータＰ１〜Ｐ６を出
力する。
配列され各々のコレクタが電源ＶＣＣに接続され行方向
に各々のベースが共通接続されそれぞれの行毎に制御電
圧Ｖ１〜Ｖ４の各々の供給を受けてスイッチ動作をする
トランジスタＱ３１〜Ｑ３６，Ｑ４１〜Ｑ４６，Ｑ３１
〜Ｑ３６，Ｑ４１〜Ｑ４６とを備える。列方向にエミッ
タが共通接続されエミッタ共通接続点を切断することに
よりデータをコーデイングするトランジスタＱ３１，Ｑ
４１，Ｑ５１，Ｑ６１、トランジスタＱ３２，Ｑ４２，
Ｑ５２，Ｑ６２、トランジスタＱ３３，Ｑ４３，Ｑ５
３，Ｑ６３、トランジスタＱ３４，Ｑ４４，Ｑ５４，Ｑ
６４、トランジスタＱ３５，Ｑ４５，Ｑ５５，Ｑ６５、
トランジスタＱ３６，Ｑ４６，Ｑ５６，Ｑ６６の各々の
共通エミッタは電流の形のＰＬＡデータＰ１〜Ｐ６を出
力する。
【０００９】ＤＡＣ部２は、各々のベースに基準電圧Ｖ
Ｂの供給を受けドレインが共通接続されて電流値ｉを出
力するトランジスタＱ２１〜Ｑ２４と、各々のベースに
基準電圧ＶＢの供給を受け各々のコレクタがＰＬＡデー
タＰ１〜Ｐ６の各々およびトランジスタＱ２１〜Ｑ２６
の各々のエミッタに接続され制御電圧Ｖ１〜Ｖ４の各々
の供給を受けてスイッチ動作をするトランジスタＱ１１
〜Ｑ１６と、各々の一端が接地され他端がそれぞれトラ
ンジスタＱ１１〜Ｑ１６のソースに接続された抵抗Ｒ１
１〜Ｒ１６とを備える。抵抗Ｒ１１〜Ｒ１６の関係は次
式で表される。
Ｂの供給を受けドレインが共通接続されて電流値ｉを出
力するトランジスタＱ２１〜Ｑ２４と、各々のベースに
基準電圧ＶＢの供給を受け各々のコレクタがＰＬＡデー
タＰ１〜Ｐ６の各々およびトランジスタＱ２１〜Ｑ２６
の各々のエミッタに接続され制御電圧Ｖ１〜Ｖ４の各々
の供給を受けてスイッチ動作をするトランジスタＱ１１
〜Ｑ１６と、各々の一端が接地され他端がそれぞれトラ
ンジスタＱ１１〜Ｑ１６のソースに接続された抵抗Ｒ１
１〜Ｒ１６とを備える。抵抗Ｒ１１〜Ｒ１６の関係は次
式で表される。
【００１０】Ｒ１５＝２Ｒ１６，Ｒ１４＝４Ｒ１６，Ｒ
１３＝８Ｒ１６，Ｒ１２＝１６Ｒ１６，Ｒ１１＝３２Ｒ
１６ 次に、図４を参照して、従来の第２のアナログ集積回路
の動作について説明すると、まず、ＤＡＣ部２は、トラ
ンジスタＱ１１〜Ｑ１６は、内部安定化された基準電圧
ＶＲからトランジスタＱ１１〜Ｑ１６のベースエミッタ
間電圧ＶＢＥ（約０．７Ｖ）を差引いた電圧ＶＳ（＝Ｖ
Ｒ−ＶＢＥ）を抵抗Ｒ１１〜Ｒ１６の各値で除算した値
の電流を供給する重み付け電流源を構成し、トランジス
タＱ２１〜Ｑ２６はＰＬＡデータＰ１〜Ｐ６とともに差
動スイッチ回路を構成する。すなわち、これらトランジ
スタＱ１１〜Ｑ１６はＰＬＡデータＰ１〜Ｐ６あるいは
トランジスタＱ２１〜Ｑ２６のいずれか一方の電流の供
給を受ける。
１３＝８Ｒ１６，Ｒ１２＝１６Ｒ１６，Ｒ１１＝３２Ｒ
１６ 次に、図４を参照して、従来の第２のアナログ集積回路
の動作について説明すると、まず、ＤＡＣ部２は、トラ
ンジスタＱ１１〜Ｑ１６は、内部安定化された基準電圧
ＶＲからトランジスタＱ１１〜Ｑ１６のベースエミッタ
間電圧ＶＢＥ（約０．７Ｖ）を差引いた電圧ＶＳ（＝Ｖ
Ｒ−ＶＢＥ）を抵抗Ｒ１１〜Ｒ１６の各値で除算した値
の電流を供給する重み付け電流源を構成し、トランジス
タＱ２１〜Ｑ２６はＰＬＡデータＰ１〜Ｐ６とともに差
動スイッチ回路を構成する。すなわち、これらトランジ
スタＱ１１〜Ｑ１６はＰＬＡデータＰ１〜Ｐ６あるいは
トランジスタＱ２１〜Ｑ２６のいずれか一方の電流の供
給を受ける。
【００１１】ＰＬＡ部１２は、デコーダ１１で供給を受
けた制御信号ＣＬ１，ＣＬ２をデコードし、そのデコー
ド結果に応じて制御電圧Ｖ１〜Ｖ４のうちの１つここで
は説明の便宜上Ｖ１をＨレベルとする。一方、トランジ
スタＱ３６のエミッタが共通接続点から切断されている
ものとする。すると、トランジスタＱ４６，Ｑ５６，Ｑ
６６のベースはＬレベルであるから、ＰＬＡデータＰ６
の電流は０となり、ＤＡＣ部２のトランジスタＱ１６の
コレクタ電流ｉはトランジスタＱ２６を経由して駆動部
３から供給される。
けた制御信号ＣＬ１，ＣＬ２をデコードし、そのデコー
ド結果に応じて制御電圧Ｖ１〜Ｖ４のうちの１つここで
は説明の便宜上Ｖ１をＨレベルとする。一方、トランジ
スタＱ３６のエミッタが共通接続点から切断されている
ものとする。すると、トランジスタＱ４６，Ｑ５６，Ｑ
６６のベースはＬレベルであるから、ＰＬＡデータＰ６
の電流は０となり、ＤＡＣ部２のトランジスタＱ１６の
コレクタ電流ｉはトランジスタＱ２６を経由して駆動部
３から供給される。
【００１２】また、上記条件でトランジスタＱ３６のエ
ミッタが切断されておらず接続状態であればＰＬＡデー
タＰ６が、ＤＡＣ部２のトランジスタＱ１６のコレクタ
電流を供給するので、トランジスタＱ２６のコレクタ電
流すなわち電流ｉは流れず０となる。同様にデコーダ制
御電圧Ｖ２〜Ｖ３の各々とＤＡＣ部２の各ビットに対応
したＰＬＡのトランジスタの共通エミッタの接続の有無
によりデコードした制御電圧２に対応した任意の所定の
電流ｉを駆動部３に出力できる。
ミッタが切断されておらず接続状態であればＰＬＡデー
タＰ６が、ＤＡＣ部２のトランジスタＱ１６のコレクタ
電流を供給するので、トランジスタＱ２６のコレクタ電
流すなわち電流ｉは流れず０となる。同様にデコーダ制
御電圧Ｖ２〜Ｖ３の各々とＤＡＣ部２の各ビットに対応
したＰＬＡのトランジスタの共通エミッタの接続の有無
によりデコードした制御電圧２に対応した任意の所定の
電流ｉを駆動部３に出力できる。
【００１３】これにより外付抵抗と端子を削減でき、小
さなパッケージに入れることができることにより安価に
なるばかりでなく、従来と同サイズのパッケージならば
さらに多くの機能を入れることも可能となる。
さなパッケージに入れることができることにより安価に
なるばかりでなく、従来と同サイズのパッケージならば
さらに多くの機能を入れることも可能となる。
【００１４】しかし、この従来の第２のアナログ集積回
路では、組込対象セットの設計時に各電流値、換言する
とＰＬＡ接続情報を設計する場合に問題が生じる。通常
はまず必要とされる電流値を算出して、その値を実現す
るＰＬＡ接続情報を作成して集積回路の配線工程のマス
クに焼き付け、試作する。これを用いて上記セットの評
価を行うが、とくにアナログ回路の場合、波形やノイズ
あるいは駆動対象ヘッドの特性あるいは読出回路の特性
に応じて、電流値を補正して最適値にするのが一般的で
ある。従来の第１の回路の場合は外付抵抗Ｒ１０１〜Ｒ
１０４を交換することにより最適値を選ぶことができる
が、この従来の第２の回路では再度ＰＬＡ接続情報の作
成からのやり直しとなり、また種々の値を試そうとする
とコストも期間もかかってしまうことになる。
路では、組込対象セットの設計時に各電流値、換言する
とＰＬＡ接続情報を設計する場合に問題が生じる。通常
はまず必要とされる電流値を算出して、その値を実現す
るＰＬＡ接続情報を作成して集積回路の配線工程のマス
クに焼き付け、試作する。これを用いて上記セットの評
価を行うが、とくにアナログ回路の場合、波形やノイズ
あるいは駆動対象ヘッドの特性あるいは読出回路の特性
に応じて、電流値を補正して最適値にするのが一般的で
ある。従来の第１の回路の場合は外付抵抗Ｒ１０１〜Ｒ
１０４を交換することにより最適値を選ぶことができる
が、この従来の第２の回路では再度ＰＬＡ接続情報の作
成からのやり直しとなり、また種々の値を試そうとする
とコストも期間もかかってしまうことになる。
【００１５】
【発明が解決しようとする課題】上述した従来の第１の
アナログ集積回路は、電流値の設定のため外付の抵抗
と、その接続のための端子を必要とし集積回路を小さく
できず高価であるという欠点があった。
アナログ集積回路は、電流値の設定のため外付の抵抗
と、その接続のための端子を必要とし集積回路を小さく
できず高価であるという欠点があった。
【００１６】この解決を図った従来の第２のアナログ集
積回路は、まず設計値対応の所要駆動電流値でＰＬＡ接
続情報を作成して試作し、この試作集積回路の電流値を
実際の駆動対象ヘッド等の特性や波形やノイズ干渉特性
等に対応して補正する場合、再度ＰＬＡ接続情報の作成
からのやり直しとなり、また複数の値を試そうとすると
コストも期間もかかってしまうという欠点があった。
積回路は、まず設計値対応の所要駆動電流値でＰＬＡ接
続情報を作成して試作し、この試作集積回路の電流値を
実際の駆動対象ヘッド等の特性や波形やノイズ干渉特性
等に対応して補正する場合、再度ＰＬＡ接続情報の作成
からのやり直しとなり、また複数の値を試そうとすると
コストも期間もかかってしまうという欠点があった。
【００１７】
【課題を解決するための手段】本発明のアナログ集積回
路は、ユーザの指定に基くマスクの変更により所定のア
ナログ量対応のアナログ設定データをハードウェア的に
記憶する固定記憶手段と前記アナログ設定データを前記
アナログ量に変換して出力するアナログ変換出力手段と
を含む実装用アナログ集積回路と、この実装用アナログ
集積回路を評価する評価用アナログ集積回路とから成る
アナログ集積回路において、前記評価用アナログ集積回
路が、低速の切替信号入出力端子を除き前記実装用アナ
ログ集積回路と同一の端子の配列及びアナログ回路部分
のレイアウトを有する同一の種類のパッケージと、前記
固定記憶手段を置換するとともに前記設定データ対応の
評価用データを外部から設定可能とするシフトレジスタ
とを備えて構成されている。
路は、ユーザの指定に基くマスクの変更により所定のア
ナログ量対応のアナログ設定データをハードウェア的に
記憶する固定記憶手段と前記アナログ設定データを前記
アナログ量に変換して出力するアナログ変換出力手段と
を含む実装用アナログ集積回路と、この実装用アナログ
集積回路を評価する評価用アナログ集積回路とから成る
アナログ集積回路において、前記評価用アナログ集積回
路が、低速の切替信号入出力端子を除き前記実装用アナ
ログ集積回路と同一の端子の配列及びアナログ回路部分
のレイアウトを有する同一の種類のパッケージと、前記
固定記憶手段を置換するとともに前記設定データ対応の
評価用データを外部から設定可能とするシフトレジスタ
とを備えて構成されている。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素は共通の文字を付して同様に回
路図で示す図１を参照すると、この図に示す本実施の形
態のアナログ集積回路は、図５の従来の第２のアナログ
集積回路である記録アンプに対応した評価専用集積回路
であり、従来と共通のＤＡＣ部２と、駆動部３とに加え
て、電流設定部１０の代りに制御信号ＣＬ１，ＣＬ２に
代るデータＤとシフトクロックＳＣＫの制御に応答して
任意の設定値を設定しこの設定値対応のビット信号Ｂ１
〜Ｂ６を出力するシフトレジスタ１３とビット信号Ｂ１
〜Ｂ６の各々の供給に応答して導通遮断を行うスイッチ
回路であるスイッチ回路１４とを有する電流設定部１を
備える。
を図５と共通の構成要素は共通の文字を付して同様に回
路図で示す図１を参照すると、この図に示す本実施の形
態のアナログ集積回路は、図５の従来の第２のアナログ
集積回路である記録アンプに対応した評価専用集積回路
であり、従来と共通のＤＡＣ部２と、駆動部３とに加え
て、電流設定部１０の代りに制御信号ＣＬ１，ＣＬ２に
代るデータＤとシフトクロックＳＣＫの制御に応答して
任意の設定値を設定しこの設定値対応のビット信号Ｂ１
〜Ｂ６を出力するシフトレジスタ１３とビット信号Ｂ１
〜Ｂ６の各々の供給に応答して導通遮断を行うスイッチ
回路であるスイッチ回路１４とを有する電流設定部１を
備える。
【００１９】シフトレジスタ１３は、公知のマスタスレ
ブ型Ｄフリップフロップ（Ｄラッチ（フリップフロッ
プ）２個分に相当）をビット数分ここでは６ビット分縦
続接続して構成する。
ブ型Ｄフリップフロップ（Ｄラッチ（フリップフロッ
プ）２個分に相当）をビット数分ここでは６ビット分縦
続接続して構成する。
【００２０】スイッチ回路１４は、各々のコレクタが電
源に接続され各々のベースにビット信号Ｂ１〜Ｂ６の各
々の供給を受け各々のエミッタがＤＡＣ部２のトランジ
スタＱ１１〜Ｑ１６の各々のコレクタに接続されトラン
ジスタＱ２１〜Ｑ２６の各々と差動スイッチ回路を構成
するトランジスタＱ６１〜Ｑ６２を備える。
源に接続され各々のベースにビット信号Ｂ１〜Ｂ６の各
々の供給を受け各々のエミッタがＤＡＣ部２のトランジ
スタＱ１１〜Ｑ１６の各々のコレクタに接続されトラン
ジスタＱ２１〜Ｑ２６の各々と差動スイッチ回路を構成
するトランジスタＱ６１〜Ｑ６２を備える。
【００２１】この構成ではシフトレジスタ１３のビット
数はアナログ量の制御用のビット数（この例では６ビッ
ト）と同一であり、もとの従来の第２の集積回路のＰＬ
Ａ１２の２４ビット分を持っているわけではない。この
ため、もとの集積回路で制御信号ＣＬ１，ＣＬ２をかえ
る毎に、それに応じてシフトレジスタのデータを入れ替
る必要があるが、もともとアナログ量のモード変更であ
るから低速切換であり、ここで発生するノイズを含め評
価上はなんら問題とならない。
数はアナログ量の制御用のビット数（この例では６ビッ
ト）と同一であり、もとの従来の第２の集積回路のＰＬ
Ａ１２の２４ビット分を持っているわけではない。この
ため、もとの集積回路で制御信号ＣＬ１，ＣＬ２をかえ
る毎に、それに応じてシフトレジスタのデータを入れ替
る必要があるが、もともとアナログ量のモード変更であ
るから低速切換であり、ここで発生するノイズを含め評
価上はなんら問題とならない。
【００２２】従来の第２のアナログ集積回路とその評価
用の本実施の形態のアナログ集積回路の各々のマスクパ
ターン（Ａ），（Ｂ）を模式的に示した図である図２を
参照すると、アナログ特性の評価を両者で同一にできる
ようにするため、特にノイズ廻り込みが影響する場合は
セットのプリント板のパターンも同一とする必要があ
る。この場合アナログ部と、高速デジタル部はマスクパ
ターン，パッケージ，およびプリントパターンを全て同
一にしておく必要がある。モード切換等の低速の切換で
は上述したようにノイズの廻り込みは問題とならないの
で、端子ＣＬ１，ＣＬ２をシフトデータ入力用に転用す
ることは問題ない。また、図２（Ｂ）に示すように、シ
フトレジスタ１３はアナログ特性を同一にするため従来
の第２の回路部分（図２（Ａ））の外側に付け加えた形
状とする方が適当である。シフトレジスタ１３から出力
する低速デジタル信号Ｂ１〜Ｂ６のみ内部に接続する。
用の本実施の形態のアナログ集積回路の各々のマスクパ
ターン（Ａ），（Ｂ）を模式的に示した図である図２を
参照すると、アナログ特性の評価を両者で同一にできる
ようにするため、特にノイズ廻り込みが影響する場合は
セットのプリント板のパターンも同一とする必要があ
る。この場合アナログ部と、高速デジタル部はマスクパ
ターン，パッケージ，およびプリントパターンを全て同
一にしておく必要がある。モード切換等の低速の切換で
は上述したようにノイズの廻り込みは問題とならないの
で、端子ＣＬ１，ＣＬ２をシフトデータ入力用に転用す
ることは問題ない。また、図２（Ｂ）に示すように、シ
フトレジスタ１３はアナログ特性を同一にするため従来
の第２の回路部分（図２（Ａ））の外側に付け加えた形
状とする方が適当である。シフトレジスタ１３から出力
する低速デジタル信号Ｂ１〜Ｂ６のみ内部に接続する。
【００２３】上述した第１の実施の形態のシフトレジス
タ１３は、Ｄラッチ２ケ分に相当するマスタスレブ型Ｄ
フリップフロップをビット数分並べたものであるから比
較的回路規模が大きいので、ビット数が大きい場合この
部分のマスク上の占有面積が大きくなってしまう。
タ１３は、Ｄラッチ２ケ分に相当するマスタスレブ型Ｄ
フリップフロップをビット数分並べたものであるから比
較的回路規模が大きいので、ビット数が大きい場合この
部分のマスク上の占有面積が大きくなってしまう。
【００２４】これを回避するための本発明の第２の実施
の形態を特徴ずけるシフトレジスタ１３Ａの構成をブロ
ックで示す図３を参照すると、この図に示すシフトレジ
スタ１３Ａは、ｍ個のＤラッチＤ１〜Ｄｍと、シフトク
ロックＳＣＫをカウントしカウント値を出力するカウン
タ１３１と、カウント値をデコードし各ＤラッチＤ１〜
Ｄｍに供給するデコーダ１３２とを備える。
の形態を特徴ずけるシフトレジスタ１３Ａの構成をブロ
ックで示す図３を参照すると、この図に示すシフトレジ
スタ１３Ａは、ｍ個のＤラッチＤ１〜Ｄｍと、シフトク
ロックＳＣＫをカウントしカウント値を出力するカウン
タ１３１と、カウント値をデコードし各ＤラッチＤ１〜
Ｄｍに供給するデコーダ１３２とを備える。
【００２５】動作について説明すると、カウンタ１３１
はシフトクロックＳＣＫをカウントしてカウント値をデ
コーダ１３２に供給し、デコーダ１３２はこのカウント
値をデコードし、ＤラッチＤ１〜ＤｍのＣＫのいずれか
１つを選択して所望番号のＤラッチにデータＤをラッチ
させる。面積はシフトレジスタ１３に比べ半分＋α（α
はカウンタ１３１とデコーダ１３２の分）で済む。
はシフトクロックＳＣＫをカウントしてカウント値をデ
コーダ１３２に供給し、デコーダ１３２はこのカウント
値をデコードし、ＤラッチＤ１〜ＤｍのＣＫのいずれか
１つを選択して所望番号のＤラッチにデータＤをラッチ
させる。面積はシフトレジスタ１３に比べ半分＋α（α
はカウンタ１３１とデコーダ１３２の分）で済む。
【００２６】以上本発明の実施の形態について説明した
が、これに限定されるものではない。例えば、ラッチと
してＤラッチの代りにＲ−Ｓラッチを用いた構成も可能
である。また、ＤＡＣ部の構成はどのようなタイプであ
ってもよく、またいわゆるＤＡＣでなくても電圧切換回
路，電流切換回路，抵抗切換回路，コンデンサ切換回路
等であってアナログ量を与えられるものならばいずれで
もよい。また、カレントミラーの有無にかかわらず、対
象もフィルタや増幅度，発振周波数，位相等でもよい。
具体的にはＣＲフィルタでコンデンサアレーをスイッチ
で切り換えるようなものでも、本発明の主旨を逸脱しな
い限り適用できることは勿論である。
が、これに限定されるものではない。例えば、ラッチと
してＤラッチの代りにＲ−Ｓラッチを用いた構成も可能
である。また、ＤＡＣ部の構成はどのようなタイプであ
ってもよく、またいわゆるＤＡＣでなくても電圧切換回
路，電流切換回路，抵抗切換回路，コンデンサ切換回路
等であってアナログ量を与えられるものならばいずれで
もよい。また、カレントミラーの有無にかかわらず、対
象もフィルタや増幅度，発振周波数，位相等でもよい。
具体的にはＣＲフィルタでコンデンサアレーをスイッチ
で切り換えるようなものでも、本発明の主旨を逸脱しな
い限り適用できることは勿論である。
【００２７】
【発明の効果】以上説明したように、本発明のアナログ
集積回路は、評価対象の実装用アナログ集積回路のＰＬ
Ａ部を置換するとともに設定データ対応の評価用データ
を外部から設定可能とするシフトレジスタを備えている
ので、マスクに固定するべきアナログデータをすばやく
かつ最適に決定できるという効果がある。
集積回路は、評価対象の実装用アナログ集積回路のＰＬ
Ａ部を置換するとともに設定データ対応の評価用データ
を外部から設定可能とするシフトレジスタを備えている
ので、マスクに固定するべきアナログデータをすばやく
かつ最適に決定できるという効果がある。
【００２８】また、コストを大幅に低減できるという効
果がある。
果がある。
【図１】本発明のアナログ集積回路の第１の実施の形態
を示す回路図である。
を示す回路図である。
【図２】本実施の形態と従来の第２のアナログ集積回路
との模式化したマスクパターンをそれぞれ示す図であ
る。
との模式化したマスクパターンをそれぞれ示す図であ
る。
【図３】本発明のアナログ集積回路の第２の実施の形態
を特徴ずけるシフトレジスタの回路図である。
を特徴ずけるシフトレジスタの回路図である。
【図４】従来の第１のアナログ集積回路の一例を示す回
路図である。
路図である。
【図５】従来の第２のアナログ集積回路の一例を示す回
路図である。
路図である。
１，１０ 電流設定部 ２ ＤＡＣ部 ３ 駆動部 １１，１３２ デコーダ １２ ＰＬＡ部 １３，１３Ａ シフトレジスタ １４ スイッチ回路 ３１，３２ カレントミラー回路 １００ 電流発生部 １３１ カウンタ Ｄ１〜Ｄｍ Ｄラッチ Ｑ１，Ｑ２，Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２４，Ｑ３１
〜Ｑ３６，Ｑ４１〜Ｑ４６，Ｑ３１〜Ｑ３６，Ｑ４１〜
Ｑ４６，Ｑ１０１〜Ｑ１０４，Ｑ１１１〜Ｑ１１４
トランジスタ Ｒ１１〜Ｒ１６，Ｒ１０１〜Ｒ１０４ 抵抗
〜Ｑ３６，Ｑ４１〜Ｑ４６，Ｑ３１〜Ｑ３６，Ｑ４１〜
Ｑ４６，Ｑ１０１〜Ｑ１０４，Ｑ１１１〜Ｑ１１４
トランジスタ Ｒ１１〜Ｒ１６，Ｒ１０１〜Ｒ１０４ 抵抗
Claims (4)
- 【請求項１】 ユーザの指定に基くマスクの変更により
所定のアナログ量対応のアナログ設定データをハードウ
ェア的に記憶する固定記憶手段と前記アナログ設定デー
タを前記アナログ量に変換して出力するアナログ変換出
力手段とを含む実装用アナログ集積回路と、この実装用
アナログ集積回路を評価する評価用アナログ集積回路と
から成るアナログ集積回路において、前記評価用アナログ集積回路が、低速の切替信号入出力
端子を除き前記実装用アナログ集積回路と同一の端子の
配列及びアナログ回路部分のレイアウトを含む同一の種
類のパッケージと、 前記固定記憶手段を置換するとともに前記設定データ対
応の評価用データを外部から設定可能とするシフトレジ
スタとを備えることを特徴とするアナログ集積回路。 - 【請求項２】 前記シフトレジスタが、各段が複数のＤ
フリップフロップから成るＮ（整数）ビット対応のＮ段
のマスタスレブ型フリップフロップを備えることを特徴
とする請求項１記載のアナログ集積回路。 - 【請求項３】 前記シフトレジスタが、Ｎ（整数）ビッ
ト対応の縦続接続したＮ段のＤフリップフロップと、 シフトクロックをカウントしカウント値を出力するカウ
ンタと、 前記カウント値をデコードしこのカウント値対応の段の
前記Ｄフリップフロップにシフトクロックを供給するよ
う制御するデコーダとを備えることを特徴とする請求項
１記載のアナログ集積回路。 - 【請求項４】 前記実装用アナログ集積回路の固定記憶
手段が、行・列のマトリクス状に配列され各々のコレク
タが電源に接続され行方向に各々のベースが共通接続さ
れそれぞれの行毎に制御電圧の供給を受けてスイッチ動
作をするとともに列方向に各々のエミッタが共通接続さ
れ各々のエミッタに対しこのエミッタ共通接続点を切断
することによりデータをコーデイングするプログラムロ
ジックアレイ部を備えることを特徴とする請求項１記載
のアナログ集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076087A JP2897714B2 (ja) | 1996-03-29 | 1996-03-29 | アナログ集積回路 |
| US08/827,418 US5781060A (en) | 1996-03-29 | 1997-03-27 | Semiconductor integrated circuit device having a variable current source controlled by a shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076087A JP2897714B2 (ja) | 1996-03-29 | 1996-03-29 | アナログ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09265326A JPH09265326A (ja) | 1997-10-07 |
| JP2897714B2 true JP2897714B2 (ja) | 1999-05-31 |
Family
ID=13595058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8076087A Expired - Lifetime JP2897714B2 (ja) | 1996-03-29 | 1996-03-29 | アナログ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5781060A (ja) |
| JP (1) | JP2897714B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69728134T2 (de) * | 1997-05-30 | 2004-10-14 | Stmicroelectronics S.R.L., Agrate Brianza | Steuerschaltung für die Strom-Schalt-Flanken eines Leistungstransistors |
| US6006169A (en) * | 1997-12-31 | 1999-12-21 | Intel Corporation | Method and apparatus for trimming an integrated circuit |
| US6072349A (en) * | 1997-12-31 | 2000-06-06 | Intel Corporation | Comparator |
| US6123612A (en) * | 1998-04-15 | 2000-09-26 | 3M Innovative Properties Company | Corrosion resistant abrasive article and method of making |
| US6160436A (en) * | 1998-04-17 | 2000-12-12 | Advanced Micro Devices, Inc. | Driver with switchable gain |
| US6294947B1 (en) * | 1998-05-29 | 2001-09-25 | Agere Systems Guradian Corp. | Asymmetrical current steering output driver with compact dimensions |
| US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
| US7180322B1 (en) | 2002-04-16 | 2007-02-20 | Transmeta Corporation | Closed loop feedback control of integrated circuits |
| US7941675B2 (en) * | 2002-12-31 | 2011-05-10 | Burr James B | Adaptive power control |
| US6957163B2 (en) * | 2002-04-24 | 2005-10-18 | Yoshiyuki Ando | Integrated circuits having post-silicon adjustment control |
| US6792379B2 (en) * | 2002-04-24 | 2004-09-14 | Yoshiyuki Ando | Data-based control of integrated circuits |
| US7289572B2 (en) * | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
| US7949864B1 (en) * | 2002-12-31 | 2011-05-24 | Vjekoslav Svilan | Balanced adaptive body bias control |
| US7228242B2 (en) | 2002-12-31 | 2007-06-05 | Transmeta Corporation | Adaptive power control based on pre package characterization of integrated circuits |
| US7953990B2 (en) * | 2002-12-31 | 2011-05-31 | Stewart Thomas E | Adaptive power control based on post package characterization of integrated circuits |
| US7012461B1 (en) | 2003-12-23 | 2006-03-14 | Transmeta Corporation | Stabilization component for a substrate potential regulation circuit |
| US7692477B1 (en) * | 2003-12-23 | 2010-04-06 | Tien-Min Chen | Precise control component for a substrate potential regulation circuit |
| US7129771B1 (en) | 2003-12-23 | 2006-10-31 | Transmeta Corporation | Servo loop for well bias voltage source |
| US7649402B1 (en) | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7774625B1 (en) | 2004-06-22 | 2010-08-10 | Eric Chien-Li Sheng | Adaptive voltage control by accessing information stored within and specific to a microprocessor |
| US7562233B1 (en) | 2004-06-22 | 2009-07-14 | Transmeta Corporation | Adaptive control of operating and body bias voltages |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3582943A (en) * | 1968-12-09 | 1971-06-01 | Bell Telephone Labor Inc | High-speed digital-to-analog converter |
| JPS55118221A (en) * | 1979-03-06 | 1980-09-11 | Nec Corp | Comparison circuit |
| US4405916A (en) * | 1982-01-21 | 1983-09-20 | Hewlett-Packard Company | Digital-to analog converter having supplementary currents to enhance low current switching speed |
| US5004901A (en) * | 1987-06-04 | 1991-04-02 | Mitsubishi Denki Kabushiki Kaisha | Current mirror amplifier for use in an optical data medium driving apparatus and servo-circuit |
| NL8703128A (nl) * | 1987-12-24 | 1989-07-17 | Philips Nv | Digitaal-analoog-omzetter. |
| US5022051A (en) * | 1988-11-02 | 1991-06-04 | Hewlett-Packard Company | DC-free line code for arbitrary data transmission |
| US5059836A (en) * | 1988-12-09 | 1991-10-22 | Dallas Semiconductor Corporation | Differential-time-constant bandpass filter using the analog properties of digital circuits |
| US5469101A (en) * | 1993-11-30 | 1995-11-21 | Hughes Aircraft Company | Analog signal selection and summing circuit having multiplexing capability |
-
1996
- 1996-03-29 JP JP8076087A patent/JP2897714B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-27 US US08/827,418 patent/US5781060A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5781060A (en) | 1998-07-14 |
| JPH09265326A (ja) | 1997-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |