CN116488654A - 一种基于多级比较器的单通道超高速模数转换器 - Google Patents

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CN116488654A CN202310397220.1A CN202310397220A CN116488654A CN 116488654 A CN116488654 A CN 116488654A CN 202310397220 A CN202310397220 A CN 202310397220A CN 116488654 A CN116488654 A CN 116488654A
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李少轩
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沈易
刘术彬
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Abstract

本发明公开了一种基于多级比较器的单通道超高速模数转换器包括：自举开关、分裂桥接式DAC电容阵列、比较器电路、移位电路、异步时钟产生电路和电容开关控制逻辑电路。本发明对比较器电路模块、异步时钟产生电路模块和电容开关控制逻辑电路模块进行了改进。为了加快比较器比较速度，在所述比较器电路中多级比较器的部分级内以及部分相邻级之间，加入有充当正反馈作用的MOS管；为了防止在比较小信号输入电压时比较器的输出会出现亚稳态问题当多级比较器的末级输出的分离程度未达到预定值时，异步时钟产生电路强制产生比较器时钟的下降沿；并且进一步简化了电容开关控制逻辑电路，单端仅采用五个MOS管即可实现置位和复位操作。

Description

一种基于多级比较器的单通道超高速模数转换器
技术领域
本发明属于数模混合集成电路设计领域，具体涉及一种基于多级比较器的单通道超高速模数转换器。
背景技术
近年来，随着集成电路工艺技术的不断发展，模数转换器性能指标的进一步提高，对高速逐次逼近型模数转换器(SAR ADC)的研究也越来越深入。由于不需要运算放大器，高速逐次逼近型模数转换器具有天然的低功耗优势，特别是在纳米级工艺节点下，高速逐次逼近型模数转换器的速度又得到了巨大的提升。因此，高速逐次逼近型模数转换器已成为目前模数转换器的研究热点。由于同步高速逐次逼近型模数转换器中需要产生一个高频的内部时钟，会消耗大量的功耗，同时，随着采样频率的不断提高，高频时钟的产生变得越来越困难，提出了异步高速逐次逼近型模数转换器结构。
针对目前的异步高速逐次逼近型模数转换器，比较器的比较速度是限制其量化速度的主要原因之一，常采用的比较器为两级比较器结构，比较速度不够快；同时由于比较器在复位之前，第三级的输出电压值相差很大，复位时会存在复位不完全的问题。而当比较器的输入端电压差特别小时，又会出现亚稳态问题，影响后续比较器复位时钟的产生以及电容置位的过程。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于多级比较器的单通道超高速模数转换器。本发明要解决的技术问题通过以下技术方案实现：
一种基于多级比较器的单通道超高速模数转换器，包括：自举开关、分裂桥接式DAC电容阵列、比较器电路、移位电路、异步时钟产生电路和电容开关控制逻辑电路，其中，
自举开关，用于对输入信号进行采样保持获得采样电压；
分裂桥接式DAC电容阵列，用于完成电压的逐次逼近过程，生成比较器输入端的比较电压信号；
比较器电路，包含改良的多级比较器和锁存级，用于将每次逐次逼近后得到的比较器输入信号进行比较锁存，根据比较结果生成控制所述分裂桥接式DAC电容阵列的置位信号；多级比较器的部分级内以及部分相邻级之间，加入有充当正反馈作用的MOS管；
移位电路，用来控制锁存级顺序的存储比较器的输出结果；
异步时钟产生电路，用于生成各个阶段相应的时钟信号；异步时钟产生电路通过比较器电路的第一次比较结果锁存完产生的VBP和VBN信号来调节所述比较器电路的比较和复位时间；其中，当多级比较器的末级输出的分离程度未达到预定值时，异步时钟产生电路强制产生比较器时钟的下降沿。
电容开关控制逻辑电路，用于根据置位信号对分裂桥接式DAC电容阵列下极板进行调整，从而改变比较电压信号的大小。
在本发明的一个实施例中，比较器电路的前三级为复用结构，作为第四级的锁存级包含八个并列的锁存单元，用来顺序的存储比较器的输出结果，锁存级的正常工作是在八个移位电路的控制下进行。比较器电路的第三级在其输出端的P、N两个信号之间加入有传输门结构。
在本发明的一个实施例中，比较器电路的第四级包含晶体管T7、MOS管M10P、MOS管M11P、MOS管M12P、MOS管M13P、MOS管M14P、MOS管M10N、MOS管M11N、MOS管M12N、MOS管M13N、MOS管M14N、第一反相器、第二反相器、第三反相器和第四反相器；其中，
晶体管T7的源极接VDD，栅极接CK信号，漏极接QD节信号；
MOS管M10P的源极接所述QD信号，栅极接ON信号，漏极接OP信号；
MOS管M11P的源极接地，栅极接所述ON信号，漏极接所述OP信号；
MOS管M12P的源极接MOS管M14P的漏极，栅极接QB信号，漏极接OP信号；
MOS管M13P的源极接地，栅极接RES信号，漏极接OP信号；
MOS管M14P的源极接地，栅极接P信号，漏极接MOS管M12P的源极；
MOS管M10N的源极接QD信号，栅极接OP信号，漏极接ON信号；
MOS管M11N的源极接地，栅极接OP信号，漏极接ON信号；
MOS管M12N的源极接所述MOS管M14N的漏极，栅极接QB信号，漏极接ON信号；
MOS管M13N的源极接地，栅极接RES信号，漏极接ON信号；
MOS管M14N的源极接地，栅极接N信号，漏极接MOS管M12N的源极；
第一反相器的输入端接PB信号，输出端接PX信号；
第二反相器的输入端接OP信号，输出端接PB信号；
第三反相器的输入端接ON信号，输出端接NB信号；
第四反相器的输入端接NB信号，输出端接NX信号。
在本发明的一个实施例中，异步时钟产生电路将所述比较器电路的第三级的输出作为激励来产生所述比较器电路的复位信号，所述异步时钟产生电路中比较器时钟的上升沿基于下降沿的产生而自发产生。
在本发明的一个实施例中，当多级比较器的末级输出的分离程度未达到预定值时，异步时钟产生电路强制产生比较器时钟的下降沿的工作过程，包括：
异步时钟产生电路利用在CLKB信号的输入处加入用CLKD信号控制的上拉管MP3，当比较器电路的第三级输出的分离程度未达到预定值时，将CLKB信号的低电平拉高。
在本发明的一个实施例中，异步时钟产生电路中CLK信号接用于调节延时的反相器，VBN信号控制的MOS管MN7用于调节复位阶段的时间长短。
在本发明的一个实施例中，异步时钟产生电路包含MOS管MP1、MOS管MP2、MOS管MP3、MOS管MP4、MOS管MP5、MOS管MP6、MOS管MP7、MOS管MP8、MOS管MP9、MOS管MP10、MOS管MP11、MOS管MN1、MOS管MN2、MOS管MN3、MOS管MN4、MOS管MN5、MOS管MN6、MOS管MN7、MOS管MN8、MOS管MN9和MOS管MN10；其中，
MOS管MP1-MP7、MOS管MP9和MOS管MP10管的源极互相并联后，与VDD相接；MOS管MP1-MP4的漏极相并联形成第一节点，MOS管MP5和MOS管MN4的栅极相并联形成第二节点，第一节点和第二节点通过CLKB信号相接；
MOS管MP1的栅极与P信号相接；
MOS管MP2的栅极与N信号相接；
MOS管MP3的栅极与CLKD信号相接；
MOS管MP4的栅极与AA节点相接；
MOS管MP5的漏极和MOS管MN4的漏极相并联形成第三节点，MOS管MP6和MOS管MN5的栅极相并联形成第四节点，第三节点与第四节点通过CLKBB信号相接；
MOS管MP6的漏极和MOS管MN5的漏极相并联形成第五节点，MOS管MP8和MOS管MN6的栅极相并联形成第六节点，第五节点与第六节点通过CLK信号相接；
MOS管MP7的漏极与MOS管MP8的源极相接，MOS管MP7的栅极与VBP信号相接；
MOS管MP8的漏极和MOS管MN6的漏极相并联形成第七节点，MOS管MP9和MOS管MN8的栅极相并联形成第八节点，第七节点与第八节点相接；
MOS管MP9的漏极和MOS管MN8的漏极通过CLKD信号相接；
MOS管MP10的栅极与MOS管MN10的栅极通过RDY信号相接，MOS管MP10的漏极与MOS管MP11的源极相接；
MOS管MP11的栅极与MOS管MN9的栅极通过CLKS信号相接，MOS管MP11、MOS管MN9和MOS管MN10的漏极通过AA节点相接；
MOS管MN1的漏极与CLKB信号相接，栅极与AA节点相接，源极与MOS管MN2和MOS管MN3的漏极相接；
MOS管MN2的栅极与CLKD信号相接，MOS管MN2-MN5和MOS管MN7-MN10的漏极互相并联后与GND相接；
MOS管MN3的栅极与CLK信号相接；
MOS管MN7的漏极与MOS管MN6的源极相接，MOS管MN7的栅极与VBN信号相接。
在本发明的一个实施例中，电容开关控制逻辑电路包含MOS管M1、MOS管M2、MOS管M3、MOS管M4和MOS管M5；其中，
MOS管M1的源极接地，栅极接RES信号，漏极接分裂桥接式DAC电容阵列的L端；
MOS管M2的源极接VDD，栅极接分裂桥接式DAC电容阵列的L端，漏极接分裂桥接式DAC电容阵列的H端；
MOS管M3的源极接地，栅极接分裂桥接式DAC电容阵列的H端，漏极接分裂桥接式DAC电容阵列的L端；
MOS管M4的源极接地，栅极接PX/NX信号，漏极接分裂桥接式DAC电容阵列的H端；
MOS管M5的源极接VDD，栅极接PB/NB信号，漏极接分裂桥接式DAC电容阵列的L端。
本发明的有益效果：
整体采用多级比较器和一级锁存级(多级比较器为预放大级)的结构来提高比较器的比较速度，同时缓解亚稳态的问题。其中，
1.在多级比较器的部分级内以及部分相邻级之间，加入有充当正反馈作用的MOS管，进一步加快比较速度。
2.通过比较器电路的第一次比较结果锁存完产生的VBP和VBN信号来调节所述比较器电路的比较和复位时间；其中，当所述多级比较器的末级输出的分离程度未达到预定值时，所述异步时钟产生电路强制产生比较器时钟的下降沿，以解决比较器亚稳态问题。
3.在末级比较器的输出端加入传输门结构用以改善比较器的复位问题。
4.针对传统的电容开关控制逻辑电路，结构复杂、功耗高、稳定性低的缺点，简化了电容开关控制逻辑部分的电路结构，同时电路中的正反馈结构提高了电路的稳定性。
附图说明
图1为本发明实施例所提供的一种基于多级比较器的单通道超高速模数转换器的结构示意图；
图2为本发明实施例所提供的分裂桥接式DAC电容阵列的结构图；
图3为本发明实施例所提供的四级比较器电路原理图；
图4为本发明实施例所提供的移位电路原理图；
图5为本发明实施例所提供的量化过程时序波形图；
图6为本发明实施例所提供的异步时钟产生电路的结构图；
图7为本发明实施例所提供的异步时钟时序波形图；
图8为本发明实施例所提供的开关电容控制逻辑电路的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明设计的是一个单通道的ADC，当然它也可以用在多通道中充当子ADC。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面，首先对本发明实施例进行介绍。
本发明实施例提供的一种基于多级比较器的单通道超高速模数转换器，包括：自举开关、分裂桥接式DAC电容阵列、比较器电路、移位电路、异步时钟产生电路和电容开关控制逻辑电路，其中，
自举开关，用于对输入信号进行采样保持获得采样电压；
分裂桥接式DAC电容阵列，用于完成电压的逐次逼近过程，生成比较器输入端的比较电压信号；
比较器电路，包含改良的多级比较器和锁存级，用于将每次逐次逼近后得到的比较器输入信号进行比较锁存，根据比较结果生成控制分裂桥接式DAC电容阵列的置位信号；多级比较器的部分级内以及部分相邻级之间，加入有充当正反馈作用的MOS管；
移位电路，用来控制锁存级顺序的存储比较器的输出结果；
异步时钟产生电路，用于生成各个阶段相应的时钟信号；所述异步时钟产生电路通过所述比较器电路的第一次比较结果锁存完产生的VBP和VBN信号来调节所述比较器电路的比较和复位时间；其中，当所述多级比较器的末级输出的分离程度未达到预定值时，所述异步时钟产生电路强制产生比较器时钟的下降沿；
所述电容开关控制逻辑电路，用于根据所述置位信号对所述桥接式DAC电容阵列下极板进行调整，从而改变所述比较电压信号的大小。
可选的一种实施方式中，本发明实施例的比较器电路采用三级比较器加一级锁存级的结构，形成四级比较器，以下以该结构的比较器电路作为示例，对该基于多级比较器的单通道超高速模数转换器的各部分电路结构以及整体工作原理进行说明。请参见图1所示，图1中异步时钟表示异步时钟产生电路，四级比较器输出PX/NX信号通过电容开关控制逻辑对分裂桥接式DAC电容阵列进行控制。基于28nm CMOS工艺，电源电压为0.9V，本发明实施例可以实现一种8位超高速SAR ADC，该基于多级比较器的单通道超高速模数转换器整体电路采用差分结构。
其中，VIP、VIN为差分输入信号；VP、VN分别为比较器电路的正端和负端输入信号；CLKBB为异步时钟产生电路产生的比较器时钟信号；P、N为比较器电路第三级的输出信号；PX、NX为比较器电路中锁存级的输出信号；DOUT<7:0>为量化输出数字码。
以下对其中各个电路进行具体说明：
自举开关
由于单MOS管的采样开关的导通电阻随输入电压变化而变化，会造成采样信号的谐波失真，在中高精度的SAR ADC中，通常采用栅压自举开关的技术来实现采样保持电路。具体请参见相关技术理解，在此不做详细说明。
分裂桥接式DAC电容阵列
本发明实施例的分裂桥接式DAC电容阵列请见图1中放大器电路输入端之前的电容阵列。为了降低电路的功耗，同时最大程度的减小电容阵列的总电容值，本发明实施例采用VCM-based开关时序。VCM-based开关时序可以降低电路的功耗，劣势在于增加了参考电压VCM，为了实现和VCM-based时序一样的功能，但是不添加新的参考电压。本发明实施例的电容阵列采用了分裂桥接式电容的结构，如图2所示，其中，VP、VN分别代表比较器电路的正负输入端；C代表电容阵列单位电容；PH、PL代表P端电容的底极板电压；NH、NL代表N端电容的底极板电压。在复位阶段，P/N两端所有的H节点被复位到VDD，所有的L节点被复位到GND。第一次比较时，若VP>VN，则控制PH1节点电压由VDD切换换至GND，NL1节点电压由GND切换至VDD；反之，则控制PL1节点电压由GND切换至VDD，NH1节点电压由VDD切换至GND。如此反复，即可实现与VCM-based时序一样的电压切换功能。
比较电压信号建立时间与电容值成正相关，因此减小每一位电容值，可以提高ADC的速度。为了实现电容值的减小，本发明实施例采用分裂桥接式电容的结构。
为了对电容值进行最大程度的减小，在最后一位电容切换时，只对本次比较过程中电压较高的一端的电容进行切换。因此同样实现了量化范围为上一次的一半，但电容阵列的总电容值减小了一半。
比较器电路
比较器电路是高速SAR ADC中的关键模块，在高速SAR ADC的设计中，比较器电路最关键的指标是比较速度，通常来说，当比较器电路输入端输入差值较小的电压时会限制比较器电路的比较速度。为了整体提升比较速度，本发明实施例采用了如图3所示的电路结构，从左到右依次为：第一级、第二级、第三极、第四级，图中圆圈所圈为前三级改进点，其中，CLKBB为比较器比较时钟，CLK为比较器复位时钟；VP、VN分别表示比较器电路的正负输入端信号；AAP、AAN为比较器电路第一级输出信号；YP、YN为比较器电路第二级输出信号；P、N为比较器电路第三级输出信号；VR、PP、FF分别为比较器电路第一级、第二级、第三级尾电流管的漏极电压；CK为锁存级的开启信号；RES为量化结束后的复位信号；QB为锁存级的使能信号；OP、ON为锁存级的输出信号；PB、NB为锁存级输出信号经过一级反相器后的缓冲信号；PX、NX为锁存级输出信号经过两级反相器缓冲后的信号。所述比较器电路的前三级为复用结构，作为第四级的锁存级包含八个并列的锁存单元，用来顺序的存储比较器的输出结果，锁存级的正常工作在八个移位电路的控制下进行。锁存单元即图3中4st Dynamiclatch所示，第四级应还有七个一样的锁存单元电路。八个锁存单元组成第四级，为绘图简捷，在能表示清楚电路结构的前提下，其他七个锁存单元未画在图3中。所述八个锁存单元对应着八个比较过程。比较器电路的第四级如图3所示，包含晶体管T7、MOS管M10P、MOS管M11P、MOS管M12P、MOS管M13P、MOS管M14P、MOS管M10N、MOS管M11N、MOS管M12N、MOS管M13N、MOS管M14N、第一反相器、第二反相器、第三反相器和第四反相器；其中，
所述晶体管T7的源极接VDD，栅极接CK信号，漏极接QD信号；
所述MOS管M10P的源极接所述QD信号，栅极接ON信号，漏极接OP信号；
所述MOS管M11P的源极接地，栅极接所述ON信号，漏极接所述OP信号；
所述MOS管M12P的源极接所述MOS管M14P的漏极，栅极接QB信号，漏极接所述OP信号；
所述MOS管M13P的源极接地，栅极接RES信号，漏极接所述OP信号；
所述MOS管M14P的源极接地，栅极接所述P信号，漏极接所述MOS管M12P的源极；
所述MOS管M10N的源极接所述QD信号，栅极接所述OP信号，漏极接所述ON信号；
所述MOS管M11N的源极接地，栅极接所述OP信号，漏极接所述ON信号；
所述MOS管M12N的源极接所述MOS管M14N的漏极，栅极接所述QB信号，漏极接所述ON信号；
所述MOS管M13N的源极接地，栅极接所述RES信号，漏极接所述ON信号；
所述MOS管M14N的源极接地，栅极接所述N信号，漏极接所述MOS管M12N的源极；
所述第一反相器的输入端接PB信号，输出端接PX信号；
所述第二反相器的输入端接所述OP信号，输出端接所述PB信号；
所述第三反相器的输入端接所述ON信号，输出端接NB信号；
所述第四反相器的输入端接所述NB信号，输出端接NX信号。
比较器电路第一级采用共源级的预放大结构，第二级对第一级的放大结果进行了进一步的放大和锁存，第三级对第二级的输出结果进行锁存。第一级的差分输入管M1P/M1N主要实现对原始电压差的放大功能，第二级的差分输入管M3P/M3N实现了对电压差的进一步放大，MOS管M4P/M4N与MOS管M5P/M5N组成正反馈环路对被放大的电压差进行快速的分离，加速了比较器第二级的比较过程，第三级的差分输入管M6P/M6N充当与第二级的差分输入管M3P/M3N类似的放大作用，将YP/YN的电压差传送至第三级，这样，在第三级MOS管M7P/M7N和MOS管M8P/M8N组成的正反馈环路的作用下，得到了被进一步分离的P、N电压信号。两级的预放大增大了放大倍数，极大地提高了在比较小电压差时的比较速度。同时，当比较较大电压差(电压差大于二分之一LSB电压)的输入时，第一级预放大的输出AAP/AAN就足以驱动第三级的锁存级而不需要进行第二次放大，MOS管M9P/M9N，主要用来将第一级的输出直接驱动到第三级，这样减少了第二级的延时，进一步降低了在比较大电压差时的比较时间。
第三级比较器的输出接八个锁存单元，负载一般较大，复位时间较长，为了进一步加快P/N信号回到相同的初始电压，所述比较器电路的第三级在其输出端的P、N两个信号之间加入有传输门结构，可以缓解比较器第三级复位不完全的问题。
在比较器比较时钟CLKBB信号的上升沿到来时，比较器电路的第一级和第三级率先开始工作，所述CLKBB信号的反相信号CLK要晚来一段时间，这样使得第二级的工作稍稍滞后于第三级，使得第一级的输出有可能会直接反馈到第三级，这样比较器的放大倍数可能会不够，为了使得第二级的运行可以与第三级尽可能同步进行，新加入MOS管M12、M13组成正反馈结构，在FF节点被所述CLKBB信号往下拉的过程中，PP节点会被抬升，加快第二级的工作，同时PP节点的抬升又会反过来加快FF节点放点的过程，这样可以同时减小T5管的尺寸，降低所述CLKBB信号的负载。
在比较器的输入两端电压非常接近(电压差小于二分之一LSB电压)时，比较器电路的第三级的输出很有可能并不能产生两个分离完全的信号，在这种情况下，比较器输出就不足以产生置位信号，为了进一步分离比较器的输出，本发明实施例在三级比较器的后面再接一级锁存级组成四级比较器，完成对比较器第三级小电压差的进一步放大。第四级的工作几乎同步于前三级的工作，由移位电路产生的CK信号来开启，开启后，OP/ON信号的电压开始以相同的速率向VDD充电，随着前三级比较的进行，P/N信号的电压开始分离，进而通过MOS管M14P/M14N将电压差传递到OP/ON，在MOS管M10P/M10N、MOS管M11P/M11N组成的正反馈环路的作用下，OP/ON信号的电压快速分离，以实现比较结果的锁存。此处MOS管M11P/M11N取较小的尺寸即可实现正反馈的作用。第四级的复位通过MOS管M13P/M13N来实现。四级比较器的前三级为共用模块，八个锁存单元以先后顺序依次作为第四级，对应每一位的比较过程，由移位电路来控制锁存级的工作时序。
移位电路
SAR ADC中的SAR控制逻辑电路通常包含N个锁存单元电路，用来顺序的存储比较器的输出结果，同时包含N个移位电路，用来控制N个锁存单元电路以正确的顺序和逻辑工作。位锁存电路由比较器电路的第四级实现，移位电路如图4所示，其中，QIN代表移位电路输入信号；CLKBB为比较器电路的比较时钟；QOUT为移位电路输出信号；QB为比较器电路锁存级的使能信号；RES为量化结束后的复位信号。移位电路的QIN为上一级移位电路的输出QOUT。量化过程时序波形如图5所示，其具体工作原理如下：采样信号CLKS电平由高变低时，RES信号也由高变低，RESB由低变高，此时由于比较器电路还处于复位状态，当比较器时钟上升沿到来时，CK信号被MN1和MN2下拉至GND，锁存单元开始工作。比较器电路的输入分为大电压差(电压差大于二分之一LSB电压)输入和小电压差(电压差小于二分之一LSB电压)输入，当比较器电路输入为大电压差输入时，比较器电路第三级的输出为两个分离完全的信号，这样比较器电路的第四级即充当信号存储的作用，将比较结果保存进行置位；当比较器电路输入为小电压差输入时，比较器电路第三级输出为两个不完全分离的信号，这样锁存级就会将微小的电压差进行正反馈锁存，完成对电压差的进一步放大。
当比较器时钟的下降沿到来时，节点Q被MP2/MP3充电至VDD，QB节点被MN4放电至GND，关断本位的锁存单元，同时QOUT被MP5/MP6充电至VDD，作用于下一个锁存单元，预示着本次比较过程的结束。
异步时钟产生电路
图1中的异步时钟表示异步时钟产生电路。该异步时钟产生电路如图6所示，其中，P、N代表比较器电路第三级的输出信号；VBN为调整比较器复位时间的信号，VBP为调整比较器比较时间的信号；CLKS代表采样时钟信号；RDY代表量化结束信号。异步时钟产生电路包含MOS管MP1、MOS管MP2、MOS管MP3、MOS管MP4、MOS管MP5、MOS管MP6、MOS管MP7、MOS管MP8、MOS管MP9、MOS管MP10、MOS管MP11、MOS管MN1、MOS管MN2、MOS管MN3、MOS管MN4、MOS管MN5、MOS管MN6、MOS管MN7、MOS管MN8、MOS管MN9和MOS管MN10；其中，
MOS管MP1-MP7、MOS管MP9和MOS管MP10管的源极互相并联后，与VDD相接；MOS管MP1-MP4的漏极相并联形成第一节点，MOS管MP5和MOS管MN4的栅极相并联形成第二节点，所述第一节点和所述第二节点通过所述CLKB信号相接；
MOS管MP1的栅极与所述P信号相接；
MOS管MP2的栅极与所述N信号相接；
MOS管MP3的栅极与所述CLKD信号相接；
MOS管MP4的栅极与AA节点相接；
MOS管MP5的漏极和MOS管MN4的漏极相并联形成第三节点，MOS管MP6和MOS管MN5的栅极相并联形成第四节点，所述第三节点与所述第四节点通过所述CLKBB信号相接；
MOS管MP6的漏极和MOS管MN5的漏极相并联形成第五节点，MOS管MP8和MOS管MN6的栅极相并联形成第六节点，所述第五节点与所述第六节点通过所述CLK信号相接；
MOS管MP7的漏极与MOS管MP8的源极相接，MOS管MP7的栅极与所述VBP信号相接；
MOS管MP8的漏极和MOS管MN6的漏极相并联形成第七节点，MOS管MP9和MOS管MN8的栅极相并联形成第八节点，所述第七节点与所述第八节点相接；
MOS管MP9的漏极和MOS管MN8的漏极通过所述CLKD信号相接；
MOS管MP10的栅极与MOS管MN10的栅极通过RDY信号相接，MOS管MP10的漏极与MOS管MP11的源极相接；
MOS管MP11的栅极与MOS管MN9的栅极通过CLKS信号相接，MOS管MP11、MOS管MN9和MOS管MN10的漏极通过所述AA节点相接；
MOS管MN1的漏极与所述CLKB信号相接，栅极与所述AA节点相接，源极与MOS管MN2和MOS管MN3的漏极相接；
MOS管MN2的栅极与所述CLKD信号相接，MOS管MN2-MN5和MOS管MN7-MN10的漏极互相并联后与GND相接；
MOS管MN3的栅极与所述CLK信号相接；
MOS管MN7的漏极与MOS管MN6的源极相接，MOS管MN7的栅极与所述VBN信号相接。
异步时钟时序波形如图7所示，异步时钟产生电路将所述比较器电路的第三级的输出作为激励来产生所述比较器电路的复位信号，所述异步时钟产生电路中比较器时钟的上升沿基于下降沿的产生而自发产生。其具体的工作过程如下:当CLKS信号为高电平时，电路进行采样，此时，AA节点被MOS管MN9下拉到地，CLKB信号的下拉通路截止，AA节点的低电平通过MOS管MP4将CLKB信号充电至高电平，CLKBB信号为低电平，此时比较器电路进行复位操作。当CLKS信号由高电平转换到低电平时，AA节点被充电到高电平，由于CLK信号和CLKD信号也同为高电平，此时，所述CLKB信号的上拉通路被断开，下拉通路打开，所述CLKB信号通过MOS管MN1、MN2和MOS管MN3被下拉到低电平，所述CLKBB信号由低电平转变为高电平，比较器电路进入比较阶段，在P/N信号向GND变化到产生极性相反的电平之间，所述CLKB信号被MOS管MP1/MP2充电至高电平，同时CLKBB信号、CLK信号分别变成低电平、高电平，比较器电路进入复位状态，CLK信号后接的是可调节延时的反相器，VBN信号控制的MOS管MN7可以用来调节复位阶段的时间长短，保证在下一次比较开始之前，比较器的关键节点电压已经复位完全。CLK信号经过可调延时的反相器和固定延时的反相器后得到CLKD信号，CLKD信号与CLK信号相同，由低电平开始向高电平变化，此时P/N信号的电平已经复位至VDD，CLKB信号的上拉通路断开，下拉通路逐渐导通，CLKB信号开始由高电平转变为低电平，而后CLKBB信号开始由低电平向高电平翻转，比较器进入下一次比较状态，如此反复进行，直到最低位比较结束之后，比较完成时钟RDY信号由低电平变成高电平，AA节点被MN10下拉至GND，这样CLKB信号被锁定在高电平，CLKBB信号和CLK信号分别为低电平和高电平，直到在下一次采样结束时，CLKS信号和RDY信号全为低电平，CLKB信号的电压才解除锁定，开始对新的采样电压进行量化。由异步时钟的工作原理可知，此电路结构在完成整个环路过程中，经过的MOS管数目较少，适合高速比较器的应用。
当比较器电路输入两端的电压差特别小(电压差小于二分之一LSB电压)时，比较器电路输出端P/N可能会一起下降至共模电压附近，但没有明显的分离，此时即为出现了亚稳态，P/N信号都没有到达GND，使得CLKB信号的电压无法有效的抬升，比较器电路无法进入复位状态，而本发明在CLKB信号处加入了CLKD信号控制的上拉管MP3，使得即使在出现亚稳态时，CLKD信号的电平为低电平，仍然可以通过MP3管将CLKB信号拉高，使得比较器电路开始复位，因此，异步时钟产生电路有效的缓解了比较器亚稳态的问题。
比较器电路在第一次比较中，DAC对应的电容是最大的，因此就需要比较大的DAC建立时间，比较器的第一次复位时间就要足够长，保证在下一次比较之前比较电压信号已经建立完全。VBN信号控制的下拉管MN7的加入就是为了控制比较器复位的时间，用第一次比较结果锁存完之后产生的VBN信号来控制MN7，这样可以有效的延长第一次比较器的复位时间，而在剩下七次复位中，VBN信号的电压保持不变。
当ADC的采样率变低时，为了使得比较器的工作更加稳定，可以调节电平VBN、VBP，改变比较器比较和复位的时间，以适应不同的采样率的要求。
电容开关控制逻辑电路
图1中的电容开关控制逻辑代表本发明实施例中的电容开关控制逻辑电路。本发明提出的电容开关控制逻辑相比于传统的电容开关控制逻辑，电路结构大大简化，单端仅由五个MOS管组成，如图8所示，其中，PB、NB为锁存级输出信号经过一级反相器后的缓冲信号；PX、NX为锁存级输出信号经过两级反相器缓冲后的信号；PH、PL代表P端电容的底极板电压；NH、NL代表N端电容的底极板电压。电容开关控制逻辑电路包含MOS管M1、MOS管M2、MOS管M3、MOS管M4和MOS管M5；其中，
所述MOS管M1的源极接地，栅极接RES信号，漏极接所述分裂桥接式DAC电容阵列的L端；
所述MOS管M2的源极接VDD，栅极接所述分裂桥接式DAC电容阵列的L端，漏极接所述分裂桥接式DAC电容阵列的H端；
所述MOS管M3的源极接地，栅极接所述分裂桥接式DAC电容阵列的H端，漏极接所述分裂桥接式DAC电容阵列的L端；
所述MOS管M4的源极接地，栅极接PX/NX信号，漏极接所述分裂桥接式DAC电容阵列的H端；
所述MOS管M5的源极接VDD，栅极接PB/NB信号，漏极接所述分裂桥接式DAC电容阵列的L端。
首先，由于省去了VCM的参考电平，相应的，控制逻辑中就减少了连接VCM电平的MOS管，这极大得简化了电路结构。复位阶段，RES为高电平，通过MOS管M1将电容阵列L端的电平连接到GND，接着MOS管M2导通，将H端的电平连接到VDD，同时MOS管M3导通，又加快了MOS管M1的放电，MOS管M2/3形成了正反馈，加快了复位的操作，同时也增加了电路的稳定性。置位阶段，X和B信号的到来将对应的H和L节点进行放电和充电的操作，完成置0和置1操作。
本发明实施例整体采用四级比较器(前三级为预防大级，第四级为锁存级)的结构来提高比较器的比较速度，同时缓解亚稳态的问题。其中，在第二级加入正反馈结构进一步加快比较速度。在第三级的输出加入传输门结构改善比较器的复位问题。引入第四级锁存级，解决比较器在比较小电压差输入时第三级输出结果不完全分离的问题。通过第三级输出作激励产生比较器复位信号，将比较器的复位过程提前。异步时钟产生电路中在CLKB信号输入处加入CLKD信号控制的上拉管MP3，使得在比较器第三级输出没有明显分离时强制产生比较器复位信号，缓解比较器亚稳态问题对比较器时钟的影响。异步时钟产生电路中加入VBN信号控制的MN7管，延长第一次比较器的复位时间。简化电容开关控制逻辑部分的电路结构，同时电路中的正反馈结构提高了电路的稳定性。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (9)

1.一种基于多级比较器的单通道超高速模数转换器，其特征在于，包括：自举开关、分裂桥接式DAC电容阵列、比较器电路、移位电路、异步时钟产生电路和电容开关控制逻辑电路，其中，
所述自举开关，用于对输入信号进行采样保持获得采样电压；
所述分裂桥接式DAC电容阵列，用于完成电压的逐次逼近过程，生成比较器输入端的比较电压信号；
所述比较器电路，包含改良的多级比较器和锁存级，用于将每次逐次逼近后得到的比较器输入信号进行比较锁存，根据比较结果生成控制所述分裂桥接式DAC电容阵列的置位信号；所述多级比较器的部分级内以及部分相邻级之间，加入有充当正反馈作用的MOS管；
所述移位电路，用来控制锁存级顺序的存储比较器的输出结果；
所述异步时钟产生电路，用于生成各个阶段相应的时钟信号；所述异步时钟产生电路通过所述比较器电路的第一次比较结果锁存完产生的VBP和VBN信号来调节所述比较器电路的比较和复位时间；其中，当所述多级比较器的末级输出的分离程度未达到预定值时，所述异步时钟产生电路强制产生比较器时钟的下降沿；
所述电容开关控制逻辑电路，用于根据所述置位信号对所述分裂桥接式DAC电容阵列下极板进行调整，从而改变所述比较电压信号的大小。
2.根据权利要求1所述的基于多级比较器的单通道超高速模数转换器，其特征在于，所述比较器电路的前三级为复用结构，作为第四级的锁存级包含八个并列的锁存单元，用来顺序的存储比较器的输出结果，锁存级的正常工作是在八个移位电路的控制下进行。
3.根据权利要求2所述的基于多级比较器的单通道超高速模数转换器，其特征在于，所述比较器电路的第三级在其输出端的P、N两个信号之间加入有传输门结构。
4.根据权利要求3所述的基于多级比较器的单通道超高速模数转换器，其特征在于，所述比较器电路的第四级包含晶体管T7、MOS管M10P、MOS管M11P、MOS管M12P、MOS管M13P、MOS管M14P、MOS管M10N、MOS管M11N、MOS管M12N、MOS管M13N、MOS管M14N、第一反相器、第二反相器、第三反相器和第四反相器；其中，
所述晶体管T7的源极接VDD，栅极接CK信号，漏极接QD节信号；
所述MOS管M10P的源极接所述QD信号，栅极接ON信号，漏极接OP信号；
所述MOS管M11P的源极接地，栅极接所述ON信号，漏极接所述OP信号；
所述MOS管M12P的源极接所述MOS管M14P的漏极，栅极接QB信号，漏极接所述OP信号；
所述MOS管M13P的源极接地，栅极接RES信号，漏极接所述OP信号；
所述MOS管M14P的源极接地，栅极接所述P信号，漏极接所述MOS管M12P的源极；
所述MOS管M10N的源极接所述QD信号，栅极接所述OP信号，漏极接所述ON信号；
所述MOS管M11N的源极接地，栅极接所述OP信号，漏极接所述ON信号；
所述MOS管M12N的源极接所述MOS管M14N的漏极，栅极接所述QB信号，漏极接所述ON信号；
所述MOS管M13N的源极接地，栅极接所述RES信号，漏极接所述ON信号；
所述MOS管M14N的源极接地，栅极接所述N信号，漏极接所述MOS管M12N的源极；
所述第一反相器的输入端接PB信号，输出端接PX信号；
所述第二反相器的输入端接所述OP信号，输出端接所述PB信号；
所述第三反相器的输入端接所述ON信号，输出端接NB信号；
所述第四反相器的输入端接所述NB信号，输出端接NX信号。
5.根据权利要求4所述的基于多级比较器的单通道超高速模数转换器，其特征在于，所述异步时钟产生电路将所述比较器电路的第三级的输出作为激励来产生所述比较器电路的复位信号，所述异步时钟产生电路中比较器时钟的上升沿基于下降沿的产生而自发产生。
6.根据权利要求4或5所述的基于多级比较器的单通道超高速模数转换器，其特征在于，当所述多级比较器的末级输出的分离程度未达到预定值时，所述异步时钟产生电路强制产生比较器时钟的下降沿的工作过程，包括：
所述异步时钟产生电路利用在CLKB信号的输入处加入用CLKD信号控制的上拉管MP3，当所述比较器电路的第三级输出的分离程度未达到预定值时，将所述CLKB信号的低电平拉高。
7.根据权利要求6所述的基于多级比较器的单通道超高速模数转换器，其特征在于，所述异步时钟产生电路中CLK信号接用于调节延时的反相器，所述VBN信号控制的MOS管MN7用于调节复位阶段的时间长短。
8.根据权利要求7所述的基于多级比较器的单通道超高速模数转换器，其特征在于，所述异步时钟产生电路包含MOS管MP1、MOS管MP2、MOS管MP3、MOS管MP4、MOS管MP5、MOS管MP6、MOS管MP7、MOS管MP8、MOS管MP9、MOS管MP10、MOS管MP11、MOS管MN1、MOS管MN2、MOS管MN3、MOS管MN4、MOS管MN5、MOS管MN6、MOS管MN7、MOS管MN8、MOS管MN9和MOS管MN10；其中，
MOS管MP1-MP7、MOS管MP9和MOS管MP10管的源极互相并联后，与VDD相接；MOS管MP1-MP4的漏极相并联形成第一节点，MOS管MP5和MOS管MN4的栅极相并联形成第二节点，所述第一节点和所述第二节点通过所述CLKB信号相接；
MOS管MP1的栅极与所述P信号相接；
MOS管MP2的栅极与所述N信号相接；
MOS管MP3的栅极与所述CLKD信号相接；
MOS管MP4的栅极与AA节点相接；
MOS管MP5的漏极和MOS管MN4的漏极相并联形成第三节点，MOS管MP6和MOS管MN5的栅极相并联形成第四节点，所述第三节点与所述第四节点通过所述CLKBB信号相接；
MOS管MP6的漏极和MOS管MN5的漏极相并联形成第五节点，MOS管MP8和MOS管MN6的栅极相并联形成第六节点，所述第五节点与所述第六节点通过所述CLK信号相接；
MOS管MP7的漏极与MOS管MP8的源极相接，MOS管MP7的栅极与所述VBP信号相接；
MOS管MP8的漏极和MOS管MN6的漏极相并联形成第七节点，MOS管MP9和MOS管MN8的栅极相并联形成第八节点，所述第七节点与所述第八节点相接；
MOS管MP9的漏极和MOS管MN8的漏极通过所述CLKD信号相接；
MOS管MP10的栅极与MOS管MN10的栅极通过RDY信号相接，MOS管MP10的漏极与MOS管MP11的源极相接；
MOS管MP11的栅极与MOS管MN9的栅极通过CLKS信号相接，MOS管MP11、MOS管MN9和MOS管MN10的漏极通过所述AA节点相接；
MOS管MN1的漏极与所述CLKB信号相接，栅极与所述AA节点相接，源极与MOS管MN2和MOS管MN3的漏极相接；
MOS管MN2的栅极与所述CLKD信号相接，MOS管MN2-MN5和MOS管MN7-MN10的漏极互相并联后与GND相接；
MOS管MN3的栅极与所述CLK信号相接；
MOS管MN7的漏极与MOS管MN6的源极相接，MOS管MN7的栅极与所述VBN信号相接。
9.根据权利要求8所述的基于多级比较器的单通道超高速模数转换器，其特征在于，所述电容开关控制逻辑电路包含MOS管M1、MOS管M2、MOS管M3、MOS管M4和MOS管M5；其中，
所述MOS管M1的源极接地，栅极接RES信号，漏极接所述分裂桥接式DAC电容阵列的L端；
所述MOS管M2的源极接VDD，栅极接所述分裂桥接式DAC电容阵列的L端，漏极接所述分裂桥接式DAC电容阵列的H端；
所述MOS管M3的源极接地，栅极接所述分裂桥接式DAC电容阵列的H端，漏极接所述分裂桥接式DAC电容阵列的L端；
所述MOS管M4的源极接地，栅极接PX/NX信号，漏极接所述分裂桥接式DAC电容阵列的H端；
所述MOS管M5的源极接VDD，栅极接PB/NB信号，漏极接所述分裂桥接式DAC电容阵列的L端。
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