JPS62272626A - 直列／並列変換回路 - Google Patents
直列／並列変換回路Info
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- JPS62272626A JPS62272626A JP11643886A JP11643886A JPS62272626A JP S62272626 A JPS62272626 A JP S62272626A JP 11643886 A JP11643886 A JP 11643886A JP 11643886 A JP11643886 A JP 11643886A JP S62272626 A JPS62272626 A JP S62272626A
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- Japan
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- data
- serial
- memory means
- bit
- clocks
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000005540 biological transmission Effects 0.000 claims abstract description 12
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 101000645266 Homo sapiens Mitochondrial import inner membrane translocase subunit Tim22 Proteins 0.000 description 1
- 240000005979 Hordeum vulgare Species 0.000 description 1
- 235000007340 Hordeum vulgare Nutrition 0.000 description 1
- 102100026258 Mitochondrial import inner membrane translocase subunit Tim22 Human genes 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
直列／並列変換回路において、伝送クロックをｎ分周し
て得たｎ個のクロックのうちφ１〜φ、、−１の位相の
クロックで第１〜第ｍ系列の直列データのうちの第１〜
第（ｎ−１）ビットのデータを第１のメモリ手段に貯え
た後、φｎの位相のクロックで第ｎビットのデータを第
２のメモリ手段に貯え、ると共に、第１のメモリ手段に
貯えた第１〜第（ｎ−１）ビットのデータを読出して再
び貯える様にして、回路規模を小さくしたものである。
て得たｎ個のクロックのうちφ１〜φ、、−１の位相の
クロックで第１〜第ｍ系列の直列データのうちの第１〜
第（ｎ−１）ビットのデータを第１のメモリ手段に貯え
た後、φｎの位相のクロックで第ｎビットのデータを第
２のメモリ手段に貯え、ると共に、第１のメモリ手段に
貯えた第１〜第（ｎ−１）ビットのデータを読出して再
び貯える様にして、回路規模を小さくしたものである。
Ｃ産業上の利用分野〕
本発明は直列／並列変換回路１例えば高速伝送路に使用
する直列／並列変換回路の改良に関するものである。
する直列／並列変換回路の改良に関するものである。
第４図は直列／並列変換動作説明図である。図の左側に
示す様に、例えば１３５Ｍ１ｌｚの高速３系列の直列デ
ータのうち第１系列テＸ４．、 Ｘｉ １． ４．
７のデータが、第２系列”？’Ｘｓ、 Ｘｓ＋ ２．
５． ８（７）データが、第３系列でｘ、、 ｘ、、
３． ６． ９のデータが入力した時、これらのデ
ータは図の右側に示す様に直列／並列変換回路で４５Ｍ
Ｈｚ、 ９系列の並列データに変換されるが、この回路
の規模を小さくすることが要望されている。尚、ｘ４〜
Ｘ、は以前のデータを示す。
示す様に、例えば１３５Ｍ１ｌｚの高速３系列の直列デ
ータのうち第１系列テＸ４．、 Ｘｉ １． ４．
７のデータが、第２系列”？’Ｘｓ、 Ｘｓ＋ ２．
５． ８（７）データが、第３系列でｘ、、 ｘ、、
３． ６． ９のデータが入力した時、これらのデ
ータは図の右側に示す様に直列／並列変換回路で４５Ｍ
Ｈｚ、 ９系列の並列データに変換されるが、この回路
の規模を小さくすることが要望されている。尚、ｘ４〜
Ｘ、は以前のデータを示す。
第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。以下、第６図を参照しながら第５図の動作
を説明する。
明図を示す。以下、第６図を参照しながら第５図の動作
を説明する。
第５図において、互いに同期した第１系列〜第３系列の
直列データ（以下データ１．データ２゜データ３と省略
する）にはそれぞれ第４図に示す様な１．４．７．２．
５，８．３，６．９と云う様に全体の１／３のデータが
入っているので、データから抽出したクロック（伝送ク
ロックと云う）を用いて３ビットのシフトレジスタ（以
下ＳＲと省略する）１０．１１．１２にこのデータを貯
える。
直列データ（以下データ１．データ２゜データ３と省略
する）にはそれぞれ第４図に示す様な１．４．７．２．
５，８．３，６．９と云う様に全体の１／３のデータが
入っているので、データから抽出したクロック（伝送ク
ロックと云う）を用いて３ビットのシフトレジスタ（以
下ＳＲと省略する）１０．１１．１２にこのデータを貯
える。
この動作は第６図に示す様に、データ１に入った１は伝
送クロックの立上りで５ＲＩＯの構成要素のフリップフ
ロップ（以下ＦＦと省略する）１ｏ１に貯えられるが、
データ４が次の伝送クロックでこのＳＲに入力するとデ
ータ１は１ｌＦ１０２にシフトすると共に、データ４が
ＰＦＩＯＩに貯えられる。そして、データ７が入力する
と、ＦＰ １０１，１０２に貯えられていたデータは１
つずつシフトしてＦＦ１０３にデータｌが、 ＦＦ１０
２ ニテ−タ４が、 ＰＦＩＯＩ ニデータ７がそれぞ
れ貯えられる。以下同様にして、５Ｒ１１には８゜５．
２が、 ５Ｒ１２には９，６．３がそれぞれ貯えられる
。
送クロックの立上りで５ＲＩＯの構成要素のフリップフ
ロップ（以下ＦＦと省略する）１ｏ１に貯えられるが、
データ４が次の伝送クロックでこのＳＲに入力するとデ
ータ１は１ｌＦ１０２にシフトすると共に、データ４が
ＰＦＩＯＩに貯えられる。そして、データ７が入力する
と、ＦＰ １０１，１０２に貯えられていたデータは１
つずつシフトしてＦＦ１０３にデータｌが、 ＦＦ１０
２ ニテ−タ４が、 ＰＦＩＯＩ ニデータ７がそれぞ
れ貯えられる。以下同様にして、５Ｒ１１には８゜５．
２が、 ５Ｒ１２には９，６．３がそれぞれ貯えられる
。
そこで、伝送クロックを３分周器１４で３分周して得ら
れたクロックを用いてそれぞれのＳＲに貯えられたデー
タをＦＦ１３で打ち直してデータ１〜３の直列データを
９ビットの並列データに変換する（第６図−■、■参照
）。
れたクロックを用いてそれぞれのＳＲに貯えられたデー
タをＦＦ１３で打ち直してデータ１〜３の直列データを
９ビットの並列データに変換する（第６図−■、■参照
）。
尚、出力を順序よく取出すにはＳＲとＦＦ１３との間を
その様に接続しておけばよい。
その様に接続しておけばよい。
しかし、上記の直列／並列変換回路は回路規模が大きい
と云う問題点がある。このため、高速伝送路で使用する
時は消費電力が大きくなり、又、ＬＳＩ化の場合には全
体のスペースが限られているので、他の機能が入らなく
なる可能性が高くなると云う問題点がある。
と云う問題点がある。このため、高速伝送路で使用する
時は消費電力が大きくなり、又、ＬＳＩ化の場合には全
体のスペースが限られているので、他の機能が入らなく
なる可能性が高くなると云う問題点がある。
上記の問題点は第１図に示す様に、ｎ分周器２０よりの
φ、〜φｌｌ−１の位相のクロックで互いに同期した第
１〜第ｍ系列の直列データのうちの第１ビットから第（
ｎ−１）ビットまでのデータを貯える第１のメモリ手段
２１と、該ｎ分周器よりのφｎの位相のクロックで該第
１〜該ｎ系列のうちの直列データのうちの第ｎビットの
データと、該第１のメモリ手段に貯えられた第１ビット
から第（ｎ−１）ビットまでのデータを読出して再び貯
える第２のメモリ手段２２とから構成された本発明の直
列／並列変換回路により解決される。
φ、〜φｌｌ−１の位相のクロックで互いに同期した第
１〜第ｍ系列の直列データのうちの第１ビットから第（
ｎ−１）ビットまでのデータを貯える第１のメモリ手段
２１と、該ｎ分周器よりのφｎの位相のクロックで該第
１〜該ｎ系列のうちの直列データのうちの第ｎビットの
データと、該第１のメモリ手段に貯えられた第１ビット
から第（ｎ−１）ビットまでのデータを読出して再び貯
える第２のメモリ手段２２とから構成された本発明の直
列／並列変換回路により解決される。
本発明は伝送クロックをｎ分周器２０でｎ分周する際に
φ１〜φゎと異なる位相を持つｎ個のクロックを発生し
、これを用いて回路規模の削減を図った。
φ１〜φゎと異なる位相を持つｎ個のクロックを発生し
、これを用いて回路規模の削減を図った。
即ち、φｌ〜φｎの位相を持つクロックのうちφ１〜φ
Ｒ−１の位相を持つクロックで、第１〜第ｍ系列の直列
データの第１〜第（ｎ−１）ビットまでのデータを第１
のメモリ手段２１に貯えた後、φｎのクロックで第ｎビ
ットのデータ及び前記の第１のメモリ手段２１に貯えた
データを第２のメモリ手段２２に貯えることにより、直
列／並列変換を行って３ビットのＦＦを１個削減して回
路規模を小さくした。
Ｒ−１の位相を持つクロックで、第１〜第ｍ系列の直列
データの第１〜第（ｎ−１）ビットまでのデータを第１
のメモリ手段２１に貯えた後、φｎのクロックで第ｎビ
ットのデータ及び前記の第１のメモリ手段２１に貯えた
データを第２のメモリ手段２２に貯えることにより、直
列／並列変換を行って３ビットのＦＦを１個削減して回
路規模を小さくした。
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。尚、ＦＦ ２１１．２１２は第１
のメモリ手段２１の構成部分、ＦＰ ２２２．２２３゜
２２４は第２のメモリ手段２２の構成部分で、全図を通
じて同一符号は同一対象物を示す。又、第３図中の左側
の数字は第２図中の同じ数字の部分の波形を示す。以下
、簡単の為にｎ＝３．ｍ＝３として第３図を参照しなが
ら第２図により本発明の詳細な説明する。
の動作説明図を示す。尚、ＦＦ ２１１．２１２は第１
のメモリ手段２１の構成部分、ＦＰ ２２２．２２３゜
２２４は第２のメモリ手段２２の構成部分で、全図を通
じて同一符号は同一対象物を示す。又、第３図中の左側
の数字は第２図中の同じ数字の部分の波形を示す。以下
、簡単の為にｎ＝３．ｍ＝３として第３図を参照しなが
ら第２図により本発明の詳細な説明する。
先ず、第３図−■に示す伝送クロックは３分周器２３で
第３図−〇、■、■の様に、１ビットずつシフトした３
個のクロックφ１．φ２、φ３が得られる。
第３図−〇、■、■の様に、１ビットずつシフトした３
個のクロックφ１．φ２、φ３が得られる。
一方、第３図−のに示す様な互いに同期したデータ１〜
３が入力すると、データ１〜３の第１ビットのデータが
クロックφ１によりＰＦ ２１１．第２ビットのデータ
がクロックφ２によりＦＦ ２１２にそれぞれ貯えられ
るが、３ビットずつ３倍の周期に引き延ばされる（第２
図−■、■参照）。尚、第３図−〇の１〜３は１，２．
３のデータがれぞれあると云うことを示しており、これ
と同じ表示の他の部分も同じ意味を持っている。
３が入力すると、データ１〜３の第１ビットのデータが
クロックφ１によりＰＦ ２１１．第２ビットのデータ
がクロックφ２によりＦＦ ２１２にそれぞれ貯えられ
るが、３ビットずつ３倍の周期に引き延ばされる（第２
図−■、■参照）。尚、第３図−〇の１〜３は１，２．
３のデータがれぞれあると云うことを示しており、これ
と同じ表示の他の部分も同じ意味を持っている。
次に、クロックφ、で第３ビットのデータをＦＦ２２４
に貯えると共に、ＦＦ ２１１．２１２のデータをＦＦ
２２２、２２３で打ち抜くことにより、第３図−■に示
す様に３倍周期の９ビットの並列データに変換される。
に貯えると共に、ＦＦ ２１１．２１２のデータをＦＦ
２２２、２２３で打ち抜くことにより、第３図−■に示
す様に３倍周期の９ビットの並列データに変換される。
尚、この様な回路構成により第１のメモリ手段のＦＦが
１個削減される。
１個削減される。
上記で詳細に説明した様に本発明によれば、回路規模を
縮小することができると云う効果がある。
縮小することができると云う効果がある。
この為、高速動作部分が少なくできるので、Ｃ−ＭＯＳ
デバイス等でこの回路を構成した時は消費電力を少なく
押さえることができる。
デバイス等でこの回路を構成した時は消費電力を少なく
押さえることができる。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は直列／並列変換動作説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 ２０はｎ分周器、 ２１は第１のメモリ手段、 ２２は第２のメモリ手段、 ２３は３分周器、 ２１１、２１２．２２２．２２３．２２４はフリッププ
ロップを示す。 立７」／並ｙ’）麦穫匈イ 茶 ４ Ｔ説日月口 ■ イ建子、イクリのア゛ロツフ■ 亭 ５ 図 テ゛−７１４７ ＳＲ＋２ 工■＝ 事５６の勤イ″Ｆ富宅υ月５０ 亭 乙 圀
の動作説明図、 第４図は直列／並列変換動作説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 ２０はｎ分周器、 ２１は第１のメモリ手段、 ２２は第２のメモリ手段、 ２３は３分周器、 ２１１、２１２．２２２．２２３．２２４はフリッププ
ロップを示す。 立７」／並ｙ’）麦穫匈イ 茶 ４ Ｔ説日月口 ■ イ建子、イクリのア゛ロツフ■ 亭 ５ 図 テ゛−７１４７ ＳＲ＋２ 工■＝ 事５６の勤イ″Ｆ富宅υ月５０ 亭 乙 圀
Claims (1)
- 【特許請求の範囲】 入力データから抽出された伝送クロックをｎ（ｎは２以
上の整数）分周器（２０）でｎ分周して得られたクロッ
クを用いて互いに同期した第１〜第ｍ（ｍは１以上の整
数）系列の直列データをｎ×ｍの並列データに変換する
際に、 該ｎ分周器よりのφ＿１〜φ＿ｎ＿−＿１の位相のクロ
ックで該第１〜第ｍ系列の直列データのうちの第１ビッ
トから第（ｎ−１）ビットまでのデータを貯える第１の
メモリ手段（２１）と、 該ｎ分周器よりのφ＿ｎの位相のクロックで該第１〜該
ｎ系列の直列データのうちの第ｎビットのデータと、該
第１のメモリ手段に貯えられた第１ビットから第（ｎ−
１）ビットまでのデータを読出して再び貯える第２のメ
モリ手段（２２）とから構成されたことを特徴とする直
列／並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11643886A JPS62272626A (ja) | 1986-05-20 | 1986-05-20 | 直列／並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11643886A JPS62272626A (ja) | 1986-05-20 | 1986-05-20 | 直列／並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272626A true JPS62272626A (ja) | 1987-11-26 |
Family
ID=14687110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11643886A Pending JPS62272626A (ja) | 1986-05-20 | 1986-05-20 | 直列／並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188058A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | ルーティング情報生成方式 |
| EP1333584A1 (en) * | 2000-09-14 | 2003-08-06 | NEC Corporation | Demultiplexer apparatus and communication apparatus using the same |
-
1986
- 1986-05-20 JP JP11643886A patent/JPS62272626A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188058A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | ルーティング情報生成方式 |
| EP1333584A1 (en) * | 2000-09-14 | 2003-08-06 | NEC Corporation | Demultiplexer apparatus and communication apparatus using the same |
| EP1333584A4 (en) * | 2000-09-14 | 2004-06-16 | Nec Corp | DEMULTIPLEXER DEVICE AND COMMUNICATION DEVICE COMPRISING SAME |
| US7408962B2 (en) | 2000-09-14 | 2008-08-05 | Nec Corporation | Demultiplexer apparatus and communication apparatus using the same |
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