CN114448425A - 时钟分频电路及其相位同步方法、电子设备 - Google Patents

Abstract

本申请提供一种时钟分频电路及其相位同步方法、电子设备，该时钟分频电路包括：电子振荡器，用于产生第一频率的根时钟信号；多个时钟分频器，分别连接所述电子振荡器，所述根时钟信号分别输入多个所述时钟分频器，多个所述时钟分频器用于根据所述第一频率的根时钟信号以及预设的变频系数，生成多种不同频率的变频时钟信号。该方案一个时钟分频器的分频系数的修改，不影响其他时钟分频器的时钟信号，同时在分频后能保持和其他时钟之间的相位同步，不会因为变频过程丢失相位关系。

Description

时钟分频电路及其相位同步方法、电子设备

技术领域

本申请涉及时钟电路技术领域，特别涉及一种时钟分频电路及其相位同步方法、电子设备。

背景技术

在数字低功耗技术中，动态时钟变频及变压(DVFS)技术是实现低功耗的关键技术之一。而实现这一技术的核心，在于时钟树的合理规划。传统的串联时钟分频器的时钟树技术，如图1所示，时钟树将多个时钟分频器串联起来，一个分频器的时钟输出作为下一个分频器的时钟输入，该技术的时钟约束复杂，时钟依赖性多，一个分频器的修改会导致后续一连串时钟信号的改变。

发明内容

本申请实施例提供了时钟分频电路，用以减少时钟依赖性，某一路时钟分频器的修改，不影响其他路的时钟信号。

本申请实施例提供了一种时钟分频电路，包括：

电子振荡器，用于产生第一频率的根时钟信号；

多个时钟分频器，分别连接所述电子振荡器，所述根时钟信号分别输入多个所述时钟分频器，多个所述时钟分频器用于根据所述第一频率的根时钟信号以及预设的变频系数，生成多种不同频率的变频时钟信号。

在一实施例中，每个所述时钟分频器包括计数器，多个所述时钟分频器的计数器用于从所述根时钟信号的同一个周期开始计数。

在一实施例中，每个所述时钟分频器用于在多个所述时钟分频器的分频系数的最大公倍数所在周期，进行修改后分频系数的加载。

在一实施例中，在加载修改后分频系数后，所述多种不同频率的变频时钟信号的第一个上升沿对齐。

在一实施例中，每个所述时钟分频器支持0分频处理，每个所述时钟分频器还包括备份计数器，连接所述电子振荡器，所述备份计数器用于在0分频处理时，按照指定分频系数进行计数。

本申请实施例还提供了一种时钟分频电路的相位同步方法，所述时钟分频电路包括：电子振荡器以及多个时钟分频器，多个所述时钟分频器分别连接所述电子振荡器，所述方法包括：

所述电子振荡器产生第一频率的根时钟信号，并分别传输到多个所述时钟分频器；

多个所述时钟分频器内部的计数器从所述根时钟信号的同一个周期开始计数；

多个所述时钟分频器根据所述第一频率的根时钟信号以及预设的分频系数，生成多种不同频率的变频时钟信号。

在一实施例中，所述方法还包括：当修改预设的分频系数时，每个所述时钟分频器在多个所述时钟分频器的分频系数的最大公倍数所在周期，进行修改后分频系数的加载。

在一实施例中，所述方法还包括：在加载所述修改后分频系数后，所述多种不同频率的变频时钟信号的第一个上升沿对齐。

在一实施例中，每个所述时钟分频器支持0分频处理，每个所述时钟分频器还包括备份计数器，连接所述电子振荡器，所述方法还包括：

在0分频处理时，所述备份计数器按照指定分频系数进行计数。

本申请实施例还提供了一种电子设备，包括多个功能模块以及上述任意一种时钟分频电路，所述时钟分频电路连接多个所述功能模块，用于将多种不同频率的变频时钟信号发送给多个所述功能模块。

本申请上述实施例提供的技术方案，多个时钟分频器分别连接电子振荡器，根时钟信号分别输入多个时钟分频器，多个时钟分频器用于根据第一频率的根时钟信号以及预设的变频系数，生成多种不同频率的变频时钟信号，由于多个时钟分频器相互独立，各自接收根时钟信号进行分频处理，从而一个时钟分频器的分频系数的修改，不影响其他时钟分频器的时钟信号，减少了依赖性，降低了分频复杂度。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍。

图1为本申请一实施例提供的串联时钟分频电路的原理示意图；

图2为本申请一实施例提供的一种时钟分频电路的示意图；

图3是根时钟信号和变频时钟信号clk1、clk2、clk3的波形示意图；

图4是本申请实施例还提供了一种时钟分频电路的相位同步方法的流程示意图；

图5是本申请实施例提供的电子设备的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

图2为本申请实施例提供的一种时钟分频电路的示意图。如图2所示，该时钟分频电路40包括电子振荡器10和多个时钟分频器20。

电子振荡器10用于产生第一频率的根时钟信号。根时钟信号(clk_root)是指电子振荡器10产生的时钟信号，位于下文时钟分频器20输出的时钟信号进行区分，称为根时钟信号。第一频率是指根时钟信号的频率，位于时钟分频器20输出的时钟信号的频率进行区分，称为第一频率。

电子振荡器10是用来产生重复电子信号(通常是正弦波或方波)的电子元件，能将直流电转换为具有一定频率交流电信号输出的电子电路或装置。电子振荡器10可以分为RC振荡器，LC振荡器和晶体振荡器，为获得频率较为稳定的根时钟信号，在一实施例中，电子振荡器10可以是晶体振荡器。

多个时钟分频器20分别连接所述电子振荡器10，所述根时钟信号分别输入多个所述时钟分频器20，多个所述时钟分频器20用于根据所述第一频率的根时钟信号以及预设的变频系数，生成多种不同频率的变频时钟信号。

如图2所示，多个时钟分频器20可以看成是“并联”模式，多个时钟分频器20之间相互独立，电子振荡器10产生的根时钟信号分别输入多个时钟分频器20，每个时钟分频器20按照预设的变频系数以及第一频率的根时钟信号产生第二频率的变频时钟信号。变频时钟信号是指时钟分频器20输出的时钟信号，为进行区分，称为变频时钟信号。多个时钟分频器20的变频系数可以完全不同，也可以存在部分相同，故多个时钟分频器20输出的变频时钟信号的频率可以不同也可以部分相同。由于多个时钟分频器20采用“并联”模式，一个时钟分频器20的分频系数的修改，不影响其他支路上的时钟信号的输出。

分频系数用于表征变频时钟信号的一个周期包括根时钟信号的周期个数。举例来说，多个时钟分频器20的分频系数可以是2分频、3分频、4分频等等。

以图2举例来说，clk_div1(第一时钟分频器20)的分频系数可以是2分频，输出的变频时钟信号记为clk1；clk_div2(第二时钟分频器20)的分频系数可以是3分频，输出的变频时钟信号记为clk2；clk_div3(第三时钟分频器20)的分频系数可以是4分频，输出的变频时钟信号记为clk3。根时钟信号(clk_root)和变频时钟信号clk1、clk2、clk3的波形可以如图3所示，clk1的一个周期包括根时钟信号的2个周期，clk2的一个周期包括根时钟信号的3个周期，clk3的一个周期包括根时钟信号的4个周期。

本申请上述实施例提供的时钟分频电路40，多个时钟分频器20分别连接电子振荡器10，根时钟信号分别输入多个时钟分频器20，多个时钟分频器20用于根据第一频率的根时钟信号以及预设的变频系数，生成多种不同频率的变频时钟信号，由于多个时钟分频器20相互独立，各自接收根时钟信号进行分频处理，从而一个时钟分频器20的分频系数的修改，不影响其他时钟分频器20的时钟信号，减少了依赖性，降低了分频复杂度。

在一实施例中，每个所述时钟分频器20包括计数器，多个所述时钟分频器20的计数器用于从所述根时钟信号的同一个周期开始计数。从图3可以看出，第一个时钟分频器20内部的计数器div1_cnt每2个周期归0(假定计数器是递增模式)，第二个时钟分频器20内部的计数器div2_cnt每3个周期归0；第三个时钟分频器20内部的计数器div3_cnt每4个周期归0，均是从根时钟信号的同一个周期开始计数，从而第一个周期的上升沿完全对齐。

进一步的，由于从同一个根时钟信号clk_root生成的变频时钟信号clk1、clk2、clk3之间，并不一定相位对齐，举例来说，对变频时钟信号clk1/clk2同相的定义是：如果clk1与clk2来自于同一根时钟信号clk_root，那么任何时刻修改clk1和clk2的分频系数为同一个值时，这两个时钟的上升沿完全对齐。

要达到这一目标，要求2点：clk1和clk2的分频器内部的计数器从同一个周期开始计数；在需修改clk1与clk2之间的分频系数时，只能在2个分频器的最大公倍数所在的周期去加载。

因此，多个时钟分频器20的计数器用于从所述根时钟信号的同一个周期开始计数，每个所述时钟分频器20还用于在多个所述时钟分频器20的分频系数的最大公倍数所在周期，进行修改后分频系数的加载。

举个例子，如果clk1是2分频，clk2是3分频，那么clk1内部的计数器每2个周期归0(假定计数器是递增模式)；clk2的计数器每3个周期归0。那么每经过2*3＝6个周期，clk1和clk2的2个计数器counter都会同时清0。所以clk1或者clk2的变频系数加载，只能在这个同时归0的周期进行。此时clk1与clk2对应分频器，实际上并不是完全独立的，经过这种处理的分频器，可以认为是一直保持“同步”的。

同理，对于三个变频时钟信号的情况，可以是三个时钟分频器20的分频系数的最大公倍数所在周期进行修改后分频系数的加载，以此类推。在加载修改后分频系数后，多种不同频率的变频时钟信号的第一个上升沿对齐。举例来说，如果clk1是2分频，clk2是3分频，在根时钟信号的第6个周期结束时，clk1可以变成3分频，clk2可以变成4分频，此时clk1开始一个新的周期和clk2也开始一个新的周期，故第一个上升沿对齐。从而在分频后能保持和其他时钟之间的相位同步，不会因为变频过程丢失相位关系。通过实现时钟分频器之间的同步来实现并行时钟树之间的同步。

在一实施例中，每个所述时钟分频器支持0分频处理，每个所述时钟分频器还包括备份计数器，连接所述电子振荡器，所述备份计数器用于在0分频处理时，按照指定分频系数进行计数。

分频系数为0代表时钟分频器输出的时钟信号与根时钟信号的频率相同。备份计数器是时钟分频器的另一个计数器，当某个时钟分频器20的分频系数为0时，在0分频系数加载的同时，可以将备份计数器按照指定分频系数来计数，指定分频系数可以是2分频或其他分频，从而记录这种相位关系，防止0分频这种特殊情况下的相位丢失。

上述实施例提供的技术方案，保证了任一个时钟分频过程，都能和其他时钟分频器20之间保持同步，不会因为分频导致各个时钟相位不再同步，时钟沿无法对齐。进一步的，时钟分频器对于0分频的处理，通过启用一个备份的计数器记录相位信息，从而让0分频计数器不丢失相位。

图4是本申请实施例还提供了一种时钟分频电路40的相位同步方法的流程示意图。该时钟分频电路40包括：电子振荡器10以及多个时钟分频器20，多个所述时钟分频器20分别连接所述电子振荡器10。该时钟分频电路40可以是图2对应实施例所述的时钟分频电路40。如图4所示，相位同步方法包括：步骤S410-步骤S430。

步骤S410：所述电子振荡器10产生第一频率的根时钟信号，并将所述根时钟信号分别传输到多个所述时钟分频器20。

步骤S420：多个所述时钟分频器20内部的计数器从所述根时钟信号的同一个周期开始计数。

步骤S430：多个所述时钟分频器20根据所述第一频率的根时钟信号以及预设的分频系数，生成多种不同频率的变频时钟信号。

上述步骤S410-步骤S430的具体过程可以参见上文对于时钟分频电路40的描述，在此不再赘述。

在一实施例中，本申请实施例提供的时钟分频电路40的相位同步方法还可以包括：当修改预设的分频系数时，每个所述时钟分频器20在多个所述时钟分频器20的分频系数的最大公倍数所在周期，进行修改后分频系数的加载。

由于多个时钟分频器20内部的计数器从根时钟信号的同一个周期开始计数。假设存在两个时钟分频器20，一个是2分频，一个是3分频，则最大公倍数是6，故这两个时钟分频器20可以在根时钟信号的第6个周期加载修改后的分频系数。在加载所述修改后分频系数后，所述多种不同频率的变频时钟信号的第一个上升沿对齐，实现相位同步。

在一实施例中，每个所述时钟分频器支持0分频处理，每个所述时钟分频器还包括备份计数器，连接所述电子振荡器，所述方法还包括：在0分频处理时，所述备份计数器按照指定分频系数进行计数。

分频系数为0代表第一分频器输出的时钟信号与根时钟信号相同。指定分频系数可以是2分频或其他分频，从而避免0分频的相位丢失。

上述方法的实现过程具体详见上述对时钟分频电路40的描述，在此不再赘述。

图5是本申请实施例还提供的一种电子设备的结构示意图。如图5所示，该电子设备包括多个功能模块30以及上述实施例所述的时钟分频电路40，所述时钟分频电路40连接多个所述功能模块30，用于将多种不同频率的变频时钟信号发送给多个所述功能模块30。

功能模块30可以是中央处理器(CPU)、网络处理器(Network Processor，简称NP)，还可以是数字信号处理器(DSP)或者其他可编程逻辑器件等。

由于本申请实施例的时钟分频电路40中的多个时钟分频器20采用“并联”模式，直接连接到电子振荡器10，接受电子振荡器10产生的根时钟信号，故其中任意一个时钟分频器20的分频系数的修改，不会影响其他支路上的时钟分频器20的时钟信号的输出，提高了电子设备的稳定性。进一步的，通过在时钟分频器20之间引入同步技术，实现了分频时钟信号之间的相位对齐，可以大大优化dvfs(动态时钟变频及变压)数字电路的时钟结构。

在本申请所提供的几个实施例中，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (10)

1.一种时钟分频电路，其特征在于，包括：

电子振荡器，用于产生第一频率的根时钟信号；

多个时钟分频器，分别连接所述电子振荡器，所述根时钟信号分别输入多个所述时钟分频器，多个所述时钟分频器用于根据所述第一频率的根时钟信号以及预设的变频系数，生成多种不同频率的变频时钟信号。

2.根据权利要求1所述的时钟分频电路，其特征在于，每个所述时钟分频器包括计数器，多个所述时钟分频器的计数器用于从所述根时钟信号的同一个周期开始计数。

3.根据权利要求2所述的时钟分频电路，其特征在于，每个所述时钟分频器用于在多个所述时钟分频器的分频系数的最大公倍数所在周期，进行修改后分频系数的加载。

4.根据权利要求3所述的时钟分频电路，其特征在于，在加载修改后分频系数后，所述多种不同频率的变频时钟信号的第一个上升沿对齐。

5.根据权利要求1所述的时钟分频电路，其特征在于，每个所述时钟分频器支持0分频处理，

每个所述时钟分频器还包括备份计数器，连接所述电子振荡器，所述备份计数器用于在0分频处理时，按照指定分频系数进行计数。

6.一种时钟分频电路的相位同步方法，其特征在于，所述时钟分频电路包括：电子振荡器以及多个时钟分频器，多个所述时钟分频器分别连接所述电子振荡器，所述方法包括：

所述电子振荡器产生第一频率的根时钟信号，并分别传输到多个所述时钟分频器；

多个所述时钟分频器内部的计数器从所述根时钟信号的同一个周期开始计数；

多个所述时钟分频器根据所述第一频率的根时钟信号以及预设的分频系数，生成多种不同频率的变频时钟信号。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

当修改预设的分频系数时，每个所述时钟分频器在多个所述时钟分频器的分频系数的最大公倍数所在周期，进行修改后分频系数的加载。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括：

在加载所述修改后分频系数后，所述多种不同频率的变频时钟信号的第一个上升沿对齐。

9.根据权利要求6所述的方法，其特征在于，每个所述时钟分频器支持0分频处理，每个所述时钟分频器还包括备份计数器，连接所述电子振荡器，所述方法还包括：

在0分频处理时，所述备份计数器按照指定分频系数进行计数。

10.一种电子设备，其特征在于，包括多个功能模块以及权利要求1-5任意一项所述的时钟分频电路，所述时钟分频电路连接多个所述功能模块，用于将多种不同频率的变频时钟信号发送给多个所述功能模块。

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