JP3230637B2 - 任意波形発生器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリに記憶された波
形データを順次読み出してアナログ化する方式により任
意の波形を発生することのできる任意波形発生器に関
し、詳しくは波形データの構成ビット数に対する制約を
大幅に緩和するための改善に関するものである。

【０００２】

【従来の技術】従来より、予めメモリに波形データを記
憶しておき、これを順次読み出してアナログ化すること
により任意の波形を発生する任意波形発生器がある。発
生した波形は通常表示器上に表示される。ところで波形
メモリからデータを読み出す場合、波形メモリのサイク
ルタイムには限度があり要求される速度に追い付かない
ため、一度に数個のデータを波形メモリから読み出し、
それを高速のシフトレジスタへロードして要求される速
度に変換する方式を採っている。例えば、図２に示すよ
うに、波形メモリ１０から８ビットずつデータを読み出
しシフトレジスタ２０にロードする。シフトレジスタ２
０では８ビットの並列データ（パラレルデータ）を基準
のクロックＣＬＫに同期して１ビットずつ直列に出力す
る。このような方式によれば、波形メモリ１０からデー
タを読み出す周期はクロックＣＬＫの周期の８倍とな
り、メモリの許容サイクルタイム以下の速度でデータを
読み出すことができる。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では波形データに制約があるという問題があっ
た。すなわち、図２に示すように８ビットのシフトレジ
スタ２０を使用した場合、波形データ（１波形データを
構成するビット数）は８の倍数に固定されてしまい、波
形データの自由度が全くないという欠点がある。取り扱
う波形データの分解能の関係から、１波形データを例え
ば１０ビットや１３ビット構成とする場合もあり得る
が、そのような波形データを８ビットのシフトレジスタ
ではうまく直列変換できない。１０ビット構成の波形デ
ータには１０ビットのシフトレジスタを、１３ビット構
成の波形データには１３ビットのシフトレジスタを用意
する必要がある。しかしながら、波形データのあらゆる
構成ビット数に合わせてシフトレジスタを用意するのは
冗長であり高価にもなる。任意のビット数に対応できる
並列・直列変換回路が要求される。

【０００４】本発明の目的は、このような点に鑑み、波
形データのシフトレジスタへのロード周期を１３分周か
ら１６分周までの適宜の切り替えにより、１種類のシフ
トレジスタで５２ビット以上の任意の波形構成データ数
を取り扱うことのできる任意波形発生器を実現しようと
するものである。

【０００５】

【課題を解決するための手段】このような目的を達成す
るために本発明では、１６ビット構成の波形メモリに記
憶された波形データを順次読み出しアナログ化する方式
により任意の波形を連続発生するように構成された任意
波形発生器において、設定されたプリセット値を初期値
として基準のクロックをダウンカウントし、カウント値
が０より小さくなるとボロー信号を発生するダウンカウ
ンタと、前記ボロー信号により波形メモリから１６ビッ
ト長の並列波形データがロードされ、前記クロックに同
期して並列波形データを下位ビットから順次直列に出力
するシフトレジスタを具備し、前記ダウンカウンタのプ
リセット値を１２から１５の範囲で設定することによ
り、前記波形データのシフトレジスタへのロード周期を
１３分周から１６分周の範囲で切り替え、シフトレジス
タより前記並列波形データの１回のロードのビット長を
上回る５２ビット長以上の直列波形データが連続出力で
きるように構成したことを特徴とする。

【０００６】

【作用】ダウンカウンタの分周数を１３〜１６の範囲で
変化させて複数回分周することにより、５２以上の任意
のデータ数の直列波形データを発生させることができ
る。

【０００７】

【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係る任意波形発生器のシフトレジスタ部
分の一実施例を示す構成図である。図において、１０は
波形メモリ、２０ａは１６ビットのシフトレジスタ、３
０はダウンカウンタである。波形メモリ１０からは常に
１６ビットの並列データが出力され、シフトレジスタ２
０ａにはロード信号が入力されるごとにその１６ビット
の並列データがロードされる。シフトレジスタ２０ａは
ロードされた１６ビットのデータをクロックＣＬＫに同
期して１ビットずつのシリアルデータにして送出する。

【０００８】ダウンカウンタ３０はクロックＣＬＫが入
力されるごとにダウンカウントするものである。プリセ
ット値は４ビット２進値で設定できるが、ここでは下２
ビット（ＦＲＡ０とＦＲＡ１）を適宜制御することによ
り１２〜１５のプリセット値を設定することができるよ
うになっている。なお、下２ビットの値は図示しないプ
ロセッサにより設定される。また、ダウンカウンタ３０
はカウント値が０より小さくなるときボロー信号（Borr
ow）を発生する。このボロー信号は、シフトレジスタ２
０ａのロード信号として利用されるが、プリセット値
（１２〜１５）に応じて発生のタイミングが変わる。そ
のため、シフトレジスタ２０ａではロード信号が入力さ
れるまでの間にシリアル出力できるデータのビット長が
プリセット値に応じて変わる。

【０００９】このような構成における動作を次に説明す
る。１６ビット構成のメモリからデータを読み出すサイ
クルタイムは、シフトレジスタ２０ａでの直列波形デー
タの出力周期の１３倍に相当する。波形発生器において
は、波形出力が連続出力である必要から、分周数を１３
〜１６にする必要がある。 以下本発明の動作を説明する
前に、ダウンカウンタ３０のプリセット値の設定により
５２以上の任意の整数を発生する方式について説明す
る。ダウンカウンタ３０のプリセット値を１２〜１５に
することにより１３〜１６分周できる。１３分周、１４
分周、１５分周、１６分周の回数をそれぞれａ，ｂ，
ｃ，ｄ回としたとき、合計分周Ｎは、 Ｎ＝１３×ａ＋１４×ｂ＋１５×ｃ＋１６×ｄ である。上式を変形すると、 Ｎ＝１３（ａ＋ｂ＋ｃ＋ｄ）＋０×ａ＋１×ｂ＋２×ｃ
＋３×ｄ となる。

【００１０】ここで、Ｙ＝０×ａ＋１×ｂ＋２×ｃ＋３
×ｄとし、このＹの値について考察する。いま、ａ＋ｂ
＋ｃ＋ｄ＝４とし、ａ〜ｄの各回数を配列の形式（ａの
回数，ｂの回数，ｃの回数，ｄの回数）で表わすと、 （４，０，０，０）→０ （１，１，０，２）→７ （３，１，０，０）→１ （１，０，１，２）→８ （３，０，１，０）→２ （１，０，０，３）→９ （３，０，０，１）→３ （０，１，０，３）→１０ （２，１，０，１）→４ （０，０，１，３）→１１ （２，０，１，１）→５ （０，０，０，４）→１２ （２，０，０，２）→６ となる。ａ〜ｄの値の設定により、Ｙは０〜１２のいず
れかの値になり、Ｎは５２〜６４のいずれかの値とな
る。さらに、ａ＋ｂ＋ｃ＋ｄ＞４の条件の下に、ａ〜ｄ
の値を適宜に設定すれば、Ｎは６５以上の任意の値をと
ることができる。

【００１１】以上の説明から明らかなように、ａ＋ｂ＋
ｃ＋ｄ≧４の条件下で、ａ〜ｄを適宜に設定すれば、Ｎ
をＮ≧５２を満たす任意の整数とすることができる。

【００１２】さて、例えば６０分周（１波形データが６
０ビットシリアル出力である場合）を例にとって説明す
る。６０分周とは、Ｎ＝６０であり、前記の関係式によ
れば、ａ＝１，ｂ＝０，ｃ＝１，ｄ＝２の場合である。
すなわち、１３分周を１回、１４分周は行わず、１５分
周を１回、１６分周を２回行う。以下各分周ごとに順を
追って説明する。

【００１３】(1) １３分周のときの動作 ダウンカウンタ３０でのボロー信号発生により、波形
メモリ１０より出力されたデータ（１６ビット構成のデ
ータ）がシフトレジスタ２０ａにロードされる。同時に
プロセッサ（図示しない）によりダウンカウンタ３０に
１３がプリセットされる。 ダウンカウンタ３０はクロックＣＬＫを１３個カウン
トし終わるとボロー信号を発生するが、そのボロー信号
が発生するまでの間、シフトレジスタ２０ａは入力の１
６ビット並列データをクロックＣＬＫに同期して下位ビ
ットより順次１ビットずつ出力する。波形メモリ１０か
ら出力されるデータは常に１６ビット構成のデータであ
るが、この場合有効なデータは下１３ビットである。上
３ビットはシフトレジスタにロードされるものの出力は
されない。波形メモリ上では意味のないデータがセット
されている。 １３分周後にボロー信号が発生すると次の１５分周に
移る。

【００１４】(2) １５分周のときの動作 上記１３分周の後に発生するボロー信号により波形メ
モリ１０より次のデータがシフトレジスタ２０ａにロー
ドされ、同時にダウンカウンタ３０にはプリセット値１
５がセットされる。 クロックＣＬＫに同期してシフトレジスタ２０ａから
下位１５ビットがシリアル出力される。ロードされた波
形データの最上位の１ビットは出力されない。 １５分周後にボロー信号が発生すると次の１６分周に
移る。

【００１５】(3) １６分周のときの動作 上記１５分周の後に発生するボロー信号により波形メ
モリ１０より次のデータがシフトレジスタ２０ａにロー
ドされ、同時にダウンカウンタ３０にはプリセット値１
６がセットされる。 クロックＣＬＫに同期してシフトレジスタ２０ａから
下位１５ビットがシリアル出力される。

【００１６】以上の１３分周、１５分周、１６分周を１
単位として、これを繰り返すことにより、６０ビット構
成のデータをシリアル出力することができる。他の分周
についても上記に準じた動作により実現することができ
る。

【００１７】なお、上記動作説明からも明らかなよう
に、波形メモリ１０に記憶しておく波形データは分周の
態様に応じて有効ビットが異なるため、それを勘案して
波形データをセットしておく必要がある。また、実施例
では、ａ＋ｂ＋ｃ＋ｄ≧４の条件下での動作について説
明したが、ａ＋ｂ＋ｃ＋ｄ＜４でも動作に支障を来すこ
とはない。ただしこの場合は、任意の分周とすることは
できない。

【００１８】

【発明の効果】以上説明したように本発明によれば、所
定の条件下では、シフトレジスタを交換することなく波
形構成データ数が５２以上の任意のデータを取り扱うこ
とができ、実用に供して効果が大である。

【図面の簡単な説明】

【図１】本発明に係る任意波形発生器のシフトレジスタ
部分の一実施例を示す構成図である。

【図２】従来の任意波形発生器のシフトレジスタ部分の
一例を示す構成図である。

【符号の説明】

１０ 波形メモリ ２０ａ シフトレジスタ ３０ ダウンカウンタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】１６ビット構成の波形メモリに記憶された
   波形データを順次読み出しアナログ化する方式により任
   意の波形を連続発生するように構成された任意波形発生
   器において、 設定されたプリセット値を初期値として基準のクロック
   をダウンカウントし、カウント値が０より小さくなると
   ボロー信号を発生するダウンカウンタと、 前記ボロー信号により波形メモリから１６ビット長の並
   列波形データがロードされ、前記クロックに同期して並
   列波形データを下位ビットから順次直列に出力するシフ
   トレジスタを具備し、前記ダウンカウンタのプリセット
   値を１２から１５の範囲で設定することにより、前記波
   形データのシフトレジスタへのロード周期を１３分周か
   ら１６分周の範囲で切り替え、シフトレジスタより前記
   並列波形データの１回のロードのビット長を上回る５２
   ビット長以上の直列波形データが連続出力できるように
   構成したことを特徴とする任意波形発生器。