JPS63115198A - マトリクス表示装置のデ−タドライバ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 階調表示を行うマトリクス表示装置において、画素数が
増えた場合、アナログデータのサンプリング周波数がデ
ータドライバの動作周波数を越えてしまうという問題を
解決するため、外部シフトクロックの入力部にタイミン
グ回路と、データドライバの入力部にアナログ分割回路
を設け、アナログデータを外部シフトクロックを分周し
た内部クロックのタイミングで時分割し、これらを内部
シフトクロックに従って同時に出力することにより、サ
ンプルホールド回路の動作周波数を実質的に外部シフト
クロックの１／分割数に下げ、低速のシフトレジスタを
用いて画素数が増えた場合にも動作し得るデータドライ
バを構成した。

〔産業上の利用分野〕

本発明は中間調表示を行うマトリクス表示装置における
、データ電極を駆動するデータドライバの構成に関する
。

〔従来の技術〕

中間調表示を行うマトリクス表示装置も他の表示装置と
同様に、表示容量の大きなものが求められており、これ
に伴って大表示容量にも対応できるデータドライバが必
要となる。

従来の中間調表示用データドライバの回路構成を第４図
に示す。

シフトレジスタＲ内に取り込まれたシフトデータＤｓは
、シフトクロックＣＬＫによってシフトレジスタＲ内を
順次シフトしていく。この際、シフトデータＤ、が位置
するビットに対応したサンプリングスイッチＳＷがＯＮ
となり、そのタイミングにおけるアナログデータＤＡが
サンプリングコンデンサＣ８に蓄えられる。総てのサン
プリングコンデンサＣ８にアナログデータＤＡの取り込
みが完了すると、これらアナログデータＤＡは出力端Ｄ
Ｏ，〜ＤＯイに同時に出力される。

カラー表示装置の場合には、第５図に示すようにＲ，Ｇ
、Ｂに対してアナログデータＤｌｌ　＋　ＤＧ　＋Ｄ、
が各１個必要であるから、アナログデータ線は合計３本
となり、これらがサンプリングスイッチＳＷにより、対
応するサンプリングコンデンサＣｓに順次接続される。

１ラインを走査する時間は一定であるので、上述したよ
うにサンプリングコンデンサｃｓの数が増大した場合に
は、１個のアナログデータに割り当てられるサンプリン
グ時間は短くなり、サンプリング周波数が高くる。

〔発明が解決しようとする問題点〕

ところがシフトレジスタの動作周波数には限界があるた
め、表示容量が非常に大きくなった場合には、サンプリ
ング周波数がシフトレジスタの動作速度を越えてしまう
という問題を生じる。

本発明の目的は、シフトレジスタの動作速度を越えた高
速サンプリングが可能な、改良されたデータドライバを
提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のデータドライバの原理説明図である。

アナログデータＤＡの入力部には、時分割回路３が置か
れ、外部シフトデータＥＤ及び外部シフトクロックＥＣ
ＬＫの入力部には、クロックの分周や分割回路３を制御
する制御信号を作るためのタイミング回路２が設けられ
ている。

上記分割回路３内では、外部シフトクロックＥＣＬＫに
同期してアナログデータを分割し、それぞれを保持し、
これらを内部シフトクロックＩＣＬＫに同期して同時に
出力し、これらを個々に対応するサンプルホールド回路
ＳＨに取り込む。

〔作　用〕

タイミング回路で外部シフトクロックが分周されて生成
された内部シフトクロックのタイミングにより、分割回
路でアナログデータを時分割し、時分割されたアナログ
データを更に外部シフトクロックのタイミングで分割し
、これらを内部シフトクロックのタイミングでパラレル
に出力することにより、シフトレジスタの動作周波数を
下げることができる。

〔実　施　例〕

以下本発明の一実施例として、外部クロックを２分割し
た例を説明する。

第２図に本発明の一実施例に用いた分割回路３の構成例
を、第３図に本実施例のタイミングチャートを示す。

分割回路３は４つのサンプルホールド回路ＳＨ３〜ＳＨ
，からなり、タイミング回路２で発生されるイネーブル
ＥＮＡ、ＥＮｉ＋　、ＥＮｃによって、サンプリングの
タイミングが決定される。

タイミング回路２は上記イネーブル信号のほかに、内部
シフトデータＩＤを発生させる。

以下本実施例の動作を上記第１図〜第３図を用いて説明
する。なお本実施例では外部クロックＥＣＬＫを２分周
する例を掲げて説明する。

タイミング回路２には、外部シフトクロックＥＣＬＫと
外部シフトデータＥＤが入力される。上記外部シフトク
ロックＥＣＬＫの周波数は、シフトレジスタＲの動作周
波数より高いものとする。

タイミング回路２はこの外部シフトクロックＥＣＬＫを
２分周して、外部シフトクロックＥＣＬＫの１／２の周
波数の内部シフトクロックＩＣＬＫを発生するとともに
、外部シトスデータＥＤの２倍の周期を有する内部シフ
トデータＩＤを生成し、これらをシフトレジスタＲに送
出する。

本実施例では外部シフトクロックＥＣＬＫを分周するこ
とにより、上記内部シフトクロックｔＣＬＫの周波数を
、シフトレジス＆Ｒの動作可能な周波数とし、これによ
りシフトレジスタＲの動作を制御する。

更にタイミング回路２は分割回路３に、外部シ、フトク
ロックＥＣＬＫの立ち上がりに同期して、２つのイネー
ブル信号Ｅ　Ｎ　Ａ、　　Ｅ　Ｎ　ｍを交互に送出し、
また内部シフトクロックＩ　ＣＬＫに同期したイネーブ
ルＥＮｅを送出する。

これとは別に分割回路３には、アナログデータＤ＾が入
力される。第２図に見られるように、上記分割回路３内
の各サンプル＆ホールドＳＨ，〜ＳＨ，のスイッチ１１
〜１４は、それぞれに入力されるイネーブル信号が“Ｈ
゛のときＯＮになるものとする。

まずイネーブルＥＮＡによってｔ、の期間に入力される
アナログデータがＳＨ，にホールドされ、ｔ２の期間に
入力されるアナログデータは５ＩＴｚにホールドされる
。これらＳＨ，、ＳＨ２にホールドされたアナログデー
タは、イネーブルＥＮＣによってスイッチ１３．１４を
ＯＮとして、ＳＨ，。

ＳＨ，に同時に取り込まれ、パラレルデータＡ及びＢと
して出力される。従って期間１．．１２のそれぞれにお
いてサンプルされたデータが、分割回路３からパラレル
データＡ及びＢとして同時に出力される。これは次にイ
ネーブルＥＮＣが“Ｈ゛になるまでホールドされる。

この時シフトレジスタＲでは、内部シフトデータＩＤを
受けて、最初のビット（図の一番左のビット）がＯＮに
なっているので、このビットに対応するサンプルホール
ド回路ＳＨ（第１図の左から一番目と二番目〕のサンプ
リングスイッチｓＷが閉じ、それぞれのサンプリングコ
ンデンサＣｓに上記パラレルデータＡ及びＢが同時に取
り込まれる。

以下上述の操作を繰り返して、パラレルデータＡには、
期間’３＋ＬＳ＋　　・・・にサンプルされたデータが
、またパラレルデータＢには期間ｊ４＋ｔ＆＋　　・・
・にサンプルされたデータが出力される。これらは対応
するサンプルホールド回路に順次取り込まれて行き、全
サンプルホールド回路ＳＨにデータが蓄えられた後、Ｄ
Ｏ，、Ｄｏ、、ＤＯ３、・・・、ＤＯ７に同時に出力さ
れる。

このようにして１ライン分の走査が終了する。

以上述べた如く本実施例では、分割回路３内で内部シフ
トクロックＩ　ＣＬＫに同期してアナログデータを時分
割し、この時分割されたアナログデータを、内部シフト
クロックＩＣＬＫの１周期分取り込んで、これらを内部
シフトクロックＩＣＬＫに同期して同時にパラレルデー
タＡ、Ｂとして出力し、それぞれを対応するサンプルホ
ールド回路ＳＨに同時に取り込む。

このようにシフトレジスタＲの動作周波数を越える外部
シフトクロックＥＣＬＫのタイミングで分割されたアナ
ログデータを、パラレルにサンプルホールド回路ＳＨに
取り込むことにより、この取り込み動作はシフトレジス
タＲの動作し得る周波数の内部シフトクロックＩ　ＣＬ
Ｋに同期して行　゛うことができる。

従って本実施例では、データドライバ内のシフトレジス
タ及びサンプリングスイッチの動作速度は外部シフトク
ロック周波数の１／分割数でよく、低速のシフトレジス
タを用いて大容量の表示装置のデータドライバを構成す
ることができる。

なお本発明は上記一実施例に限定されるものではなく、
種々変形して実施し得る。

即ち、カラー用データドライバに対してはＲデータ、Ｇ
データ、Ｂデータの各入力に対して分割回路を設ければ
良く、また分割数も上記一実施例の２分割に変えて、３
分割以上としても良い。

〔発明の効果〕

以上説明した如く本発明によれば、アナログデータをシ
フトレジスタの動作速度を越える速度で分割可能となり
、大容量の表示装置のデータドライバを、低速のシフト
レジスタを用いて構成できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明一実施例に用いた分割回路構成説明図、 第３図は上記一実施例のタイミング図、第４図及び第５
図は、いずれも従来のデータドライバの説明図である。 図において、１はデータドライバ、２はタイミング回路
、３は分割回路、ＥＤは外部シフトデータ、ＥＣＬＫは
外部シフトクロック、ＳＨはサンプルホールド回路、■
Ｄは内部シフトデータ、ＩＣＬＫは内部シフトクロック
、ＥＮＡ−ＥＮＣはイネーブル信号、Ａ及びＢはパラレ
ルデータを示す。 ント弧日月−プミ於仔」ｎ＃枦」回ν１トを１八ｊ」と
Ｆ９９′ＤΩ第２図 ’ｔ　　　　　ＥＮｓ 斗発り月−宍４η炙夕１のタイミン７“Ｃσ第３図

Claims (1)

1. 【特許請求の範囲】 中間調表示を行うマトリクス表示装置のアナログデータ
   （Ｄ＿Ａ）のサンプリングを行うためのサンプルホール
   ド回路（ＳＨ）を複数個と、各サンプルホールド回路（
   ＳＨ）の動作タイミングを決定するシフトレジスタ（Ｒ
   ）とを具えたデータドライバにおいて、 外部シフトクロック（ＥＣＬＫ）を分周した内部シフト
   クロック（ＩＣＬＫ）を発生するとともに、外部シフト
   データ（ＥＤ）に基づいて内部シフトデータ（ＩＤ）を
   発生するタイミング回路（２）と、前記内部シフトクロ
   ック（ＥＣＬＫ）のタイミングでアナログデータ（Ｄ＿
   Ａ）を時分割し、該時分割されたアナログデータのそれ
   ぞれを前記内部シフトクロック（ＩＣＬＫ）の１周期分
   保持する分割回路（３）とを設け、 該分割回路（３）に保持されたアナログデータ（ＩＤ）
   を、前記シフトレジスタ（Ｒ）内にデータが位置するビ
   ットに対応するサンプルホールド回路（ＳＨ）に前記内
   部シフトクロック（ＩＣＬＫ）に従って取り込むように
   したことを特徴とするマトリクス表示装置のデータドラ
   イバ。