JPS6286393A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリに蓄えられた文字図形情報を色マツピ
ング回路を介して画面上に表示制御する装置に係）、特
に高密度表示を行なうカラーＣＲＴ端末やパーソナルコ
ンピータに好適な表示制御装置に関する。

〔発明の背景〕

デジタル化され、表示メモリに蓄えられた文字図形デー
タを周期的に読み出し、ＣＲＴ　（ＣａｔｈｏｄｅＲａ
ｙＴｕｂθ）等の画面上にカラー表示または階調表示す
る表示制御装置はパーソナルコンピュータ、ビデオテッ
クス端末や文字放送受信機に見られる。

これらの表示制御装置の多くには、カラーパレットまた
はルックアップテーブル（以下ＬＵＴと略す）と呼ばれ
る色マツピング回路が表示メモリと色信号出力段の間に
付加されている。前記ＬＵＴについては、例えば特公昭
５４−３７９４３号公報に記載されている。ＬＵＴを設
けることにより、（１）する表示色を一瞬にして別の表
示色に切換える、（２）多数の色のレパートリ−の中か
ら予め定められた数の同時表示可能色を任意に選択でき
る、などの効果がある。これらＬＵＴは、通常１画素単
位で表示メモリからのデータを色データに変換してゆか
ねばならず非常に高速な変換動作が必要である。例えば
水平発振周波数ｆＨ＝３１．５　Ｋｌ（ｚ、垂直発振周
波数ｆｖ　＝　６０　Ｈｚノンインターレース走査で横
６４０ドツト、縦４００本を表示しようとすると１画素
の表示期間は約３２　ｎｓとなシ、ＬＵＴを一般的なＴ
ＴＬのメモリ等で構成するには限界に近づきつつあった
。この対策としてＬＵ’Ｉ’を複数組並列に設は高速化
を図る方法が、特開昭５９−２１８４９ｊｌＪ公報に記
載されている。しかし、上記複数のＬＵＴへの色データ
の設定に関する以下のような問題点については配慮され
ていなかっだ。（１）複数組のＬＵＴ相互の設定タイミ
ングのすれによる表示色の一時的なずれ、（２）　Ｌ　
Ｕ　Ｔの設定処理の増大に伴う書き換え動作の低速化。

このうち上記ｆ１．ｌは、例えば偶数番目の画素用と奇
数番目の画素用釜１組ずつ計２組のＬＵＴを持つ表示制
御回路を考えた場合、前記２組のＬＵＴへの書き込みは
通常垂直帰線期間等の非表示期間を待って時系列的に行
なうことになる。従って、垂直帰線期間に表示メモリへ
のデータの読み書きを行なうシステムや、ＭＰＵの処理
能力の割にＬＵＴの容量が大きなシステムでは、上記２
つのＬＩＪＴへの書き込みタイピングが数フレーム程度
ずれる可能性があシ、この結果人の目にも偶数番目と奇
数番目の同一色がずれたタイばングで変化するのが分か
る場合もあった。また、上記（２）についても、ＬＵＴ
の容量や組数が増えるに従ってＭＰＵの負担が増加し、
書き換えに要する処理時間が増大するという問題があっ
た。

〔発明の目的〕

本発明の目的は、複数のＬＵＴ’！ｒ並列に持った場合
でもＬＵＴへの設定処理の増大や低速化、ＬＵＴ相互の
設定状態のタイミング的なずれをなくした装置を提供す
ることにある。

〔発明の概要〕

上述した目的を達成するため、ｎ組設けたＬＵＴにｎ画
素周期で入力する表示用読み出しアドレス、およびそれ
によって読み出される出力データは１個々のＬＵ’Ｉ’
で独立に持つが、ＭＰＵからはｎ個のＬＵＴｉ同一アド
レスに配し、色データを設定するだめの書き込みアドレ
ス、書き込みデータ、省き込み信号はｎ個に共通に与え
ることにより、ｎ個のＬＵＴの管理會１組のＬＵＴの場
合と比べてＭＰＵ負担を全く増やすことなく実現しよう
とするものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は本実施例の構成を示す図で、同図において、１０は
マイクロプロセッシングユニット（以下ＭＰＵと略す）
、２０はＭＰＵ１０のアドレスバス、３０はＭＰＵ１０
のデータバス、４０はクロック発生部、５０は表示読み
出し用アドレス等を発生するＣＲＴコントローラ（以下
ＣＲＴＣと略す）、６１ＪＣＲＴＣクロツク、７０は表
示メモリアドレス、８０は表示メモリデータ、９０は表
示メモリ、１００．１１０は並列表示データ、１２０は
第１の２画素期間クロックφ１．１３０は第１のロード
信号ＬＤ＋、１４０は第２の２画素期間クロックφ２．
１５０は第２のロード信号ＬＤ２．１６０．１７０は並
直列変換器、１８０．１９０はエントリアドレス、２０
０．２１０はＬＵ’Ｉ’。

２２０．２３０は色データ、２４０は合成部、２５０は
画素り目ツクＤＣＬＫ、２６０は合成色データ、２７０
は１Ｍ変換器、２８０はアナログ赤色信号Ｒ１２９０は
アナログ緑色信号Ｇ、３００はアナログ青色信号Ｂであ
る。次に、上記第１図と第２図を用いて本実施例の動作
を説明する。第２図り本実施例の主要信号の波形図で、
同図において、ａ）はＤＣＬＫ２５０、ら】はφ１１２
０、（ｃｌはＬＤ、１５Ｑ、（ｄｌはエントリアドレス
１ｓｏ％ｆｅｌは色データ２２０、（ｆｌはφ２１４０
、（ｇｌはＬＤ２１５Ｑ、卸はエントリアドレス１９０
、（１）は色データ２３０、ｆｊｌは合成色データ２６
０の各々波形である。第１図において、クロック発生部
４０は１画素周期り０ツクであるＤＣＬＫ２５０を１分
周してφ１１２０および前記φ１１２０を反転したφ２
１４０、ロード信号ＬＤ、１３０およびＬＤ、ｊ５０よ
シ１画素期間位相の遅れたＬＤ２１５０、ＣＲＴＣ５０
の基本クロック６０を発生する。ＣＲＴＣ５０は、ＭＰ
Ｕ１０からアドレスバス２０、データバス３０’４−経
由して与えられたデータに基づき１表示メモリ９゜の表
示読み出しアドレスや同期信号、ブラッキング信号等を
周期的に発生すると同時に、前記表示メモリ９０へのデ
ータの書き込みや読み出しも、表示メモリアドレス７０
、表示メモリデータ８０を介して行なう。表示メモリ９
０はデジタルの表示データを１両面蓄えるメモリで、１
画素に対応してｍビット割当てている。前記ＣＲＴＣ５
０からの表示メモリアドレス７０に含まれる表示読み出
しアドレスによって連続した２に画素外（ｋ二１．２．
・・・）の表示データが並列に読み出され、そのうち偶
数番目の画素に対応したに画素外のデータは並列表示デ
ータ１００として並直列変換器１６０へ入力され、残り
の奇数番目の画素に対応したに画素外のデータは並列表
示データ１１０として並直列変換器１７０に入力される
。並直列変換器１６０は前記並列表示データ１００をロ
ード信号］、Ｄ１１３０によって取シ込み、φ１１２０
の立下シエッジに同期して１画素単位ｍビット並列でに
段シフトし、エントリアドレス１８０としてＬＵＴ２０
０へ入力する。同様にして並直列変換器１７０は並列表
示データ１１０ケロード信号ＬＤ２１５０によって取力
込み、φ２１４０の立下シエッジに同期してｍビット並
列でに段シフトし、エントリアドレス１９０としてＬＵ
’［’２１０に入力する。ＬＵ’Ｉ’２００，２１０は
２ｍワードの高速メモリで１ワード３ｚ（ｚ＝１．２．
・・・）ビットの幅を持つ。前記３ｔビツトは赤、緑、
青の３原色の成分子ｔビットずつ用いて表わしたデジタ
ル値で、前記ＭＰＵ１０より、予めＩ、Ｕ’Ｆ２００と
ＬＵＴ２１０に並列に同一データが設定されている。

前記ＬＵＴ２００は、エントリアドレス１８０によって
選択された１ワード３ｔビツトのデータをアクセス時間
だけ遅れて色データ２２０として合成部２４０へ出力す
る。また、ＬＵＴｌｌｏは、エントリアドレス１９０に
よって選択された１ワードの内容を色データ２６０とし
て合成部２４０へ出力する。第２図に示したように前記
色データ２２０．２３０はエントリアドレス１８０．１
９０が変化してから所定のアクセス時間が経過後確定す
る。また、前記色データ２２０と２３０の位相は、互い
に１画素期間ずれていて、一方の色データが確定してい
る期間は他方はハイインピーダンス状態になるように制
御している。合成部２４０・　８ では、前記色データ２２０と２３０全足し合わせ、ＤＣ
ＬＫ２５０でたたき直し、１画素周期で変化する合成色
データ２６０としてＤ／Ａ変換器２７０へ入力する。前
記Ｄ／Ａ変換器２７０は赤、緑、青各ｔピット３各で構
成され、アナログのＲ信号２８０、Ｇ信号２９０、Ｂ信
号３００に変換してカラーＣＲ’ｌ’等の表示装置へ出
力する。本実施例における前記ＬＵＴ２００．２１０お
よび合成部２４０の動作を第３図を用いてよ〕詳細に述
べる。

第６図において第１図と同一構成要素には同一番号を付
している。第３図において、２５はアドレスデコーダ、
２０１はアドレス切換え、２０２はＬＵＴ選択信号、２
０３は書込み信号、２０４は負論理アンドゲート、２０
５はＲＡ　Ｍ　（ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）、　　２０６はＲＡＭアドレス、２０７ｋｉライ
トパルス、２１１はアドレス切換え、２１２はＲＡＭア
ドレス、２１３はＲＡＭ、２４２は混合データ、２４３
はＤ型フリップ７０ツブ（以下Ｄ−ＦＦと略す）である
。通常の表示期間にはＬＵＴ選択信号２０２がＨレベル
でアドレス切ａｔ２０１．２１１はエントリアドレス１
８０，１９０をそのまｔＲＡＭアドレス２０６，２１２
として出力する。ＲＡＭ２０５，２１３は前述したとお
）１ワード３ｔビツトのデータ６２ｍワード保持しライ
トパルスがＨレベルの時、与えられだＲＡムアドレス２
０６．２１２によって指定されたアドレスのデータを色
データ２２０．２３０として出力する。ここで、前記色
データ２２０と２３０は互いに１画素期間データの確定
するタイぐングがずれておシ、かつＲＡＭ２０５．２１
３の出力イネーブル端子に入力されたφ１１２０、φ２
１４０がＨレベルの期間データ出力はハイインピーダン
スなので、そのまま足し合わせ、混合データ２４２とす
る。Ｄ−ＦＦ２４３は、前記混合データ２４２ｉＤＣＬ
Ｋ２５０の立下シエッジでサンプリングすることにより
、第２図ｆｊｌに示すような整形された波形の合成色デ
ータ２６０を得る。以上は、表示読み出し期間の場合に
ついて述べたが、次にＭＰＵ１０からＬＵＴ２００，２
１０に色データを設定する場合の動作を説明する。本実
施例においては予め定められたＬＵ’ｆｆのアドレスへ
書き込みを行なうと、アドレスデコーダ２５の出力であ
るＬＵＴ選択信号２０２’ｔＬレベルにし、アドレス切
換え２０１．２１１によりアドレスバス２０’ＴｈＲＡ
Ｍ２０５．２１６のアドレス端子に接続する。前記ライ
トパルス２０７、データバス５０も前記ＲＡＭ２０５．
２１３のライトイネーブル端子およびデータ入力端子に
共通に与えられる。従って、ＭＰＵＩ　Ｏから、ＲＡＭ
２０５の任意のアドレスへの色データ書き込みを行なう
と、ＲＡＭ２１３の同一アドレスに同一データが同時に
書込まれる。この書込み動作は表示を行なわない垂直帰
線期間に行なわれ、表示読み出しと競合するのを避けて
いる。

本実施例によれば、ＬＵＴのアクセス時間が１画素周期
よシも長くても１画素単位での色マツピングが可能とな
シ、超高密度カラー表示を比較的安価で入手性の良いＭ
ＯＳやＴ’ｌ’Ｌで構成されたメモリやレジスタで実現
可能となる。また、２組のＬＵＴへの書き込みは同一デ
ータを同時に書込むのでＭＰＵ１０はＬＵ’Ｉ’が複数
組あることを全く意識する必要がなく、従ってＭＰＵの
負担や処理時間の増加は皆無である。さらに、２つの色
データの足し合わせは、単に２つのＬＵＴのデータ出力
同志を接続するだけで行なえ、これにより合成部２４０
の構成を簡単にできる。

本発明による第２の実施例を第４図を用いて説明する。

本実施例は基本的には第１の実施例のＬＵＴの数を２個
から４個に増やしたものである。

第４図において、９０は表示メモリ、２５０は画素クロ
ックＤＣＬＫ、２６０は合成色データ、３１０．３２０
，３３０，３４０は並列表示データ、３５０．６６０％
３７０．３８０は並直列変換器、３９０はロード信号、
４０ｏはクロック、４５ｏ。

４６０．４７０．４８０はＬＵＴ、４９０．５００゜５
１０．５２０は色データ、５３ｏは合成部、５４０はロ
ード信号、５５０はクロック発生部である。次に動作を
説明する。表示メモリ９ｏよ多並列に表示読み出しされ
た並列表示データ５１０〜３４０は、並ｉ列変換１５５
０〜３８０ＫＩ分配置２ されてロード信号３９０により取シ込まれる。この時、
並列表示データ３１０は走査順に４画素ととに区切った
時の第１画素目のデータ、並列表示データ３２０は第２
画素目のデータ、同じく並列表示データ３３０，３４０
は、第３．第４画素目のデータの集合である。前記ロー
ド信号５９０およびクロック４００は同一の信号が４個
の並直列変換器３５０〜３８０に並列に入力されている
。

前記クロック４００は、画素クロックＤＣＬＫを７分周
した信号で、これにより並直列変換器６５０〜３８０は
画素データを走査順にシフトし７．エントリアドレス４
１０〜４４０としてＬＵＴ４５０〜４８０へ４画素周期
で与える。ＬＵＴ４５０〜４８０には、第１の実施例と
同様に、並列に与えられた図示せざる前出のアドレスバ
ス２０．データバス６０．ライトパルス２０７の作用で
、前出のＭＰＵ１０よ多並列に色データの設定が行なわ
れている。ＬＵＴ４５０〜４８０は前記エントリアドレ
ス４１０〜４４０によって指定されたアドレスの色デー
タ４９０〜５２０を並列に合成部５３０に入力する。合
成部５３０は、シフトレジスタで構成され前記色データ
４９０〜５２０が確定している期間で４画素周期に１回
有効となるロード信号５４０によって前記色データ４９
０〜５２０を取シ込み、ＤＣＬＫ２５０で１画素分ずつ
シフトし、合成色データ２６０として出力する。クロッ
ク発生部５５０は、前記のＤＣＬＫ２５０、ロード信号
３９０．５４０、クロック４００を発生している。

本実施例によれば、ＬＵＴのアクセス時間を１画素期間
の約４倍まで延ばすことができ、よシ高い画素クロック
周波数を持つシステムにＬＵＴを付加することができる
。壕だ、第１の実施例のように多相のクロックやロード
信号を必要としないのでクロック発生部の簡略化が可能
である。さらに本実施例では合成部５６０全シフトレジ
スタで構成したためＬＵＴの個数が増えてもラッチと切
換え回路で構成した場合よシ少ない回路規模で構成でき
るという効果もある。また、本実施例においては１便宜
上４個のＬＵＴ’ｉ並列に持つ場合について説明したが
、これが任意の２以上の整数ｎ個並列の場合でも同様に
実現でき、かつその場合約ｎ画素期間までのアクセスタ
イムがＬ　Ｕ　Ｔ　Ｋ許され、書き込みはｎ個並列で行
なえることは自明であろう。

本発明による第３の実施例を以下第５図を用いて説明す
る。本実施例は、前述した第２の実施例の特別な場合で
、その構成は第５図に示したように、第４図から並直列
変換器６５０〜３８０およびロード信号３９０、クロッ
ク４００）ｉ取り除いたものである。本実施例の動作を
次に説明する。

表示メモリ９０から１回に並列読み出しされる並列表示
データ３１０〜３４０は、４画素分のデータであシ、そ
の１まエントリアドレスとしてＬＵＴ４５０〜４８０へ
入力される。これ以降の動作は第２の実施例と同じなの
でここでは省略する。

本実施例によれば、並直列変換器６５０〜６８０および
クロック発生部５５０のうちロード信号６９０とクロッ
ク４００の発生回路を省略できるという効果がある。な
お、本実施例では、表示メモリ９０から１回に並列読み
出しされるデータ量は４画素分で、ＬＵＴＯ数も４個で
あったが、並列表示データ量を１画素分とした時、ＬＵ
Ｔの数もｎと設定すれば任意の自然数ｎについて同様の
効果があることは当業者の容易に理解できるところであ
る。

〔発明の効果〕

本発明によれば、ＬＵＴに要求されるアクセス時間を１
画素期間の約１倍（ｎは並列に持つＬＵＴＯ数）まで引
き延ばすことができる上、それによってＭＰＵの負担を
増加させた〃、処理速度の低下を生じさせることは全く
なく、かつＬＵＴ間の書き換えタイばングのずれをなく
す効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す構成図、第２図は
主要信号の波形図、第３図は第１の実施例の一部を示す
構成図、第４図は本発明の第２の実施例を示す構成図、
第５図は本発明の第３の実施例を示す構成図である。 ４０・・・クロック発生部、９０・・・表示メモリ、１
００．１１０・・・並列表示データ、１６ｏ、ｊ７０・
・・並直列変換器、２０１，２１１はアドレス切換え、
２０７はライトパルス、２００．２１０，４５０゜４６
０．４７０，４８０−ＬＵＴ、２４０．５５０・・・合
成部、２５０・・・画素クロックＤＣＬＫ、２７０・・
・Ｄ／Ａ変換器。 １１　口 尺　　６Ｉ３ 菓斗図 晃　５　口

Claims (1)

【特許請求の範囲】
1. 表示データを記憶する記憶手段と、前記記憶手段よりデ
   ータを表示のため繰返し読み出す読み出し手段と、前記
   読み出し手段により読み出された表示データを色データ
   に変換するｎ（ｎは２以上の整数）組の変換手段とを有
   する装置において、前記ｎ組の変換手段への色データ設
   定時は、前記ｎ組の変換手段に共通のアドレス信号と、
   共通のデータ信号と、共通の書き込み信号を与える手段
   を有することを特徴とする表示制御装置。