JPS60249185A - デイスプレイコントロ−ラ - Google Patents
デイスプレイコントロ−ラInfo
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- JPS60249185A JPS60249185A JP59106092A JP10609284A JPS60249185A JP S60249185 A JPS60249185 A JP S60249185A JP 59106092 A JP59106092 A JP 59106092A JP 10609284 A JP10609284 A JP 10609284A JP S60249185 A JPS60249185 A JP S60249185A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G—PHYSICS
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はコンピュータの端末装置あるいはテレビゲー
ム等に用いられるディスプレイコントローラに関する。
ム等に用いられるディスプレイコントローラに関する。
近年、ＣＰＵ（中央処理装＃）に接続されて使用される
ディスプレイコントローラ（以下、ＶＤＰと略称する）
であって、ＶＥ・ＡＭ（ビデオＢ、ＡＭ）に記憶されて
いる画像データを読出し、この読出した画像データに基
づいてＣＢ・Ｔ（ブラウンＶ）表示装置の表示画面にカ
ラートッド表示を行うＶＤＰが各種開発されている。♂
ころで、従来のこの種のＶＤＰは、ＣＰＵから出力され
た画像データをＶＲＡＭ内に書込む機能は有するものの
、例えばテレビジョンの画面を画像データに変換してＶ
ＲＡＭ内に格納したり、あるいは他のＶＤＰから出力さ
れる画像データをＶｔ−ｔ・ＡＭ内に格納する機能は有
していなかった。
ディスプレイコントローラ（以下、ＶＤＰと略称する）
であって、ＶＥ・ＡＭ（ビデオＢ、ＡＭ）に記憶されて
いる画像データを読出し、この読出した画像データに基
づいてＣＢ・Ｔ（ブラウンＶ）表示装置の表示画面にカ
ラートッド表示を行うＶＤＰが各種開発されている。♂
ころで、従来のこの種のＶＤＰは、ＣＰＵから出力され
た画像データをＶＲＡＭ内に書込む機能は有するものの
、例えばテレビジョンの画面を画像データに変換してＶ
ＲＡＭ内に格納したり、あるいは他のＶＤＰから出力さ
れる画像データをＶｔ−ｔ・ＡＭ内に格納する機能は有
していなかった。
この発明は上記事情に鑑みてなされたもので、その目的
は外部から供給される画像データをＶ）ｌ・ＡＭ内に格
納する機能を有するディスプレイコントローラを提供す
ることにある。
は外部から供給される画像データをＶ）ｌ・ＡＭ内に格
納する機能を有するディスプレイコントローラを提供す
ることにある。
この発明は、外部画像データ処理を指示するデータが書
込まれるレジスタと、外部画像データが供給される端子
と、前記レジスタ内に外部画像データ処理を指示するデ
ータが書込まれた場合に前記端子へ供給されたデータを
前記メモリへ転送する手段と、外部から供給される同期
信号に基づいてアドレスを発生し、前記メモリへ出力す
る手段と、前記メモリへ書込み信号を供給する手段とを
具備してなるものである。
込まれるレジスタと、外部画像データが供給される端子
と、前記レジスタ内に外部画像データ処理を指示するデ
ータが書込まれた場合に前記端子へ供給されたデータを
前記メモリへ転送する手段と、外部から供給される同期
信号に基づいてアドレスを発生し、前記メモリへ出力す
る手段と、前記メモリへ書込み信号を供給する手段とを
具備してなるものである。
以下、図面を参照しこの発明の一実施例について説明す
る。なお、以下の説明においては、表示画面の最上性・
最左端のドツトをドツトＤＯと称し、以下製上行の各ド
ツトを順次ドラ）ＤＩ、Ｄ２・・・と称する。また、第
２行目、第３行目の各ドツトも最上性からの連続番号で
呼ぶ。
る。なお、以下の説明においては、表示画面の最上性・
最左端のドツトをドツトＤＯと称し、以下製上行の各ド
ツトを順次ドラ）ＤＩ、Ｄ２・・・と称する。また、第
２行目、第３行目の各ドツトも最上性からの連続番号で
呼ぶ。
第１図はこの発明の一実施例１こよるＶＤＰｌを用いた
カラーディスプレイ装置の構成を示すブロック図であり
、この図において符号２はＣＰＵ。
カラーディスプレイ装置の構成を示すブロック図であり
、この図において符号２はＣＰＵ。
３はＣＰＵ２において用いられるプログラムがｄ己憶さ
れたＢ・ＯＭおよびデータ記憶用のＢ・ＡＭからなるメ
モリ、４はＣｆ（、’Ｉ’表示装置、５はＶＲＡＭであ
る。また、ｖＤＰＩにおいて、７はＣＰＵインターフェ
イス、８はＣＰＵバス、９はカラーバスであり、このカ
ラーバス９は端子Ｔ１に接続されている。１０はＣＰＵ
２によって２ビツトのアドレスデータが書込まれるレジ
スタであり、このレジスタ１０）こ書込まれた２ビツト
のアドレスデータによって、ＶＢ・ＡＭ５内ｌこ設けら
れた４つの記憶領域の内の１つが指定される。この場合
、レジスタ１０の出力の第θビットは、直接外部−１象
データ書込回路１７および表示処理回路１８へ供給され
、また、第１ビツトはアンドゲートＡＮを介して上記各
回路へ供給される。また、アンドゲートＡＮはＶカウン
タ１４の最上位ビット、すなワチ、インターレースにお
ける第１フイー／Ｌ／ Ｆ、第２フイールドに各々対応
して変わるビットに基ついて開閉制御される。
れたＢ・ＯＭおよびデータ記憶用のＢ・ＡＭからなるメ
モリ、４はＣｆ（、’Ｉ’表示装置、５はＶＲＡＭであ
る。また、ｖＤＰＩにおいて、７はＣＰＵインターフェ
イス、８はＣＰＵバス、９はカラーバスであり、このカ
ラーバス９は端子Ｔ１に接続されている。１０はＣＰＵ
２によって２ビツトのアドレスデータが書込まれるレジ
スタであり、このレジスタ１０）こ書込まれた２ビツト
のアドレスデータによって、ＶＢ・ＡＭ５内ｌこ設けら
れた４つの記憶領域の内の１つが指定される。この場合
、レジスタ１０の出力の第θビットは、直接外部−１象
データ書込回路１７および表示処理回路１８へ供給され
、また、第１ビツトはアンドゲートＡＮを介して上記各
回路へ供給される。また、アンドゲートＡＮはＶカウン
タ１４の最上位ビット、すなワチ、インターレースにお
ける第１フイー／Ｌ／ Ｆ、第２フイールドに各々対応
して変わるビットに基ついて開閉制御される。
また、レジスタ１０の書込みは、後述する各表示モード
に対応して行われる。すなわち、ＶＢ・個５内の４つの
記憶領域は１表示モードおよびインターレースの状態に
基づいて使い分けられる。１１はＣＰＵ２によって２ビ
ツトのモードデータＭＤが書込まれるレジスタである。
に対応して行われる。すなわち、ＶＢ・個５内の４つの
記憶領域は１表示モードおよびインターレースの状態に
基づいて使い分けられる。１１はＣＰＵ２によって２ビ
ツトのモードデータＭＤが書込まれるレジスタである。
この実施例によるＶＤＰｌは３つの表示モードを有して
いる。モード１においては、カラーコードが４ビツト（
１６色）であり、ＣＢ・Ｔ表示装置４の表示画面に２５
６ドツト（横）Ｘ１９２ドツト（たて）のカラートッド
表示が行われる。また、レジスタ１０内のデータが１０
，０・の場合、Ｖ）ＬＡＭ５の０番地、１番地、・・・
・・・に各々〔ドツトＤＯ，，ＤＩのカラーコード〕、
〔ドツトＤ２．Ｄ３のカラーコード〕・・・が各々記憶
される。モードｎにおいては、カラーコードが４ビツト
であり、ＣＲＴ表示装置ｔ４の表示画面に５１２ドツト
（横）Ｘ１９２ドツト（たて）のカラートッド表示が行
われる。またこの場合、ＶＢ・ＡＭＳ内に第１メモリお
よび第２メモリが設けられる。そして、〔ドツトＤＯ，
ＤＩのカラーコード〕、〔ドツトＤＩ、Ｄ２のカラーコ
ード〕、〔ドツトＤ３．Ｄ４のカラーコード〕、〔ドツ
トＤ５．Ｄ６のカラーコード〕・・・が各々ａｇｌメモ
リの０番地、第２メモリのθ番地、第１メモリの１番地
、第２メモリの１番地、・・・に各々記憶される。モー
ド鳳においては、カラーコードが８ピツ）（２５６色）
であり、表示画面に２５６ドツト（横）Ｘ１９２ドツト
（たて）のカラートッド表示が行われる。また、ＶＢ、
ＡＭＳ内には第１゜落２メモリが設けられ、ドラ）Ｄｏ
、ＤＩ 、・・・の各カラーコードが各々、第１メモ
リの０番地、第２メモリの０＃地、第１メモリの１番地
、第２メモリの１番地・・・に記憶される。そして、上
述したモードデータのいずれかを指定するデータがモー
ドデータＭＤである。
いる。モード１においては、カラーコードが４ビツト（
１６色）であり、ＣＢ・Ｔ表示装置４の表示画面に２５
６ドツト（横）Ｘ１９２ドツト（たて）のカラートッド
表示が行われる。また、レジスタ１０内のデータが１０
，０・の場合、Ｖ）ＬＡＭ５の０番地、１番地、・・・
・・・に各々〔ドツトＤＯ，，ＤＩのカラーコード〕、
〔ドツトＤ２．Ｄ３のカラーコード〕・・・が各々記憶
される。モードｎにおいては、カラーコードが４ビツト
であり、ＣＲＴ表示装置ｔ４の表示画面に５１２ドツト
（横）Ｘ１９２ドツト（たて）のカラートッド表示が行
われる。またこの場合、ＶＢ・ＡＭＳ内に第１メモリお
よび第２メモリが設けられる。そして、〔ドツトＤＯ，
ＤＩのカラーコード〕、〔ドツトＤＩ、Ｄ２のカラーコ
ード〕、〔ドツトＤ３．Ｄ４のカラーコード〕、〔ドツ
トＤ５．Ｄ６のカラーコード〕・・・が各々ａｇｌメモ
リの０番地、第２メモリのθ番地、第１メモリの１番地
、第２メモリの１番地、・・・に各々記憶される。モー
ド鳳においては、カラーコードが８ピツ）（２５６色）
であり、表示画面に２５６ドツト（横）Ｘ１９２ドツト
（たて）のカラートッド表示が行われる。また、ＶＢ、
ＡＭＳ内には第１゜落２メモリが設けられ、ドラ）Ｄｏ
、ＤＩ 、・・・の各カラーコードが各々、第１メモ
リの０番地、第２メモリの０＃地、第１メモリの１番地
、第２メモリの１番地・・・に記憶される。そして、上
述したモードデータのいずれかを指定するデータがモー
ドデータＭＤである。
次に、１３は水平（１（）カウンタ、１４は垂直（Ｖ）
カウンタ、１５はタイミング信号発生回路である。この
タイミング信号発生回路１５は、水晶振動子を用いて周
期４５．５ ｎ５ｅｃの基本クロツクパルスを発生する
クロックパルス発生回路き、基本クロックパルスを分周
して周期９３ｎ９ｅｃおよび１８６ ｎ５ｅｃのクロッ
クパルスφ１およびφ２を発生する分周器と、クロック
パルスφ２をアップカウントする基本タイミングカウン
タと、このカウンタの出力をデコードするデコーダ等を
有して構成されるもので、上記基本タイミングカウンタ
の出力に基づいて水平同期信号Ｈ８ＹＮＣおよび垂直同
期信号ＶＳＹＮＣを発生する。この水平同期信号ＨＳ
Ｙ Ｎ Ｃおよび垂直同期信号ＶＳＹＮＣは表示処理回
路１８において合成さ孔、コンポジット同期信号Ｃ３Ｙ
ＮＣきしてＣＲＴ表示装置４へ供給される。そして、こ
の同期信号０８ＹＮＣにより％Ｃ）ｌ・′ｒ表示装置４
の電子ビームの走査が制御される。また、タイミング信
号発生回路１５は、上記基本タイミングカウンタの出力
に基づいてリセット信号Ｖｌ（・、ＨＲ，を発生し、■
カウンタ１４およびＨカウンタ１３の谷すセットｉ子Ｒ
・へ各々供給する。この場合、リセット信号Ｖ）Ｌは表
示画面の最上性、最左端のドツトが表示されるタイミン
グで出力され、また、リセット信号Ｈ）ｌは各ドツト行
の最左端のドツトが表示されるタイミングで出力される
。
カウンタ、１５はタイミング信号発生回路である。この
タイミング信号発生回路１５は、水晶振動子を用いて周
期４５．５ ｎ５ｅｃの基本クロツクパルスを発生する
クロックパルス発生回路き、基本クロックパルスを分周
して周期９３ｎ９ｅｃおよび１８６ ｎ５ｅｃのクロッ
クパルスφ１およびφ２を発生する分周器と、クロック
パルスφ２をアップカウントする基本タイミングカウン
タと、このカウンタの出力をデコードするデコーダ等を
有して構成されるもので、上記基本タイミングカウンタ
の出力に基づいて水平同期信号Ｈ８ＹＮＣおよび垂直同
期信号ＶＳＹＮＣを発生する。この水平同期信号ＨＳ
Ｙ Ｎ Ｃおよび垂直同期信号ＶＳＹＮＣは表示処理回
路１８において合成さ孔、コンポジット同期信号Ｃ３Ｙ
ＮＣきしてＣＲＴ表示装置４へ供給される。そして、こ
の同期信号０８ＹＮＣにより％Ｃ）ｌ・′ｒ表示装置４
の電子ビームの走査が制御される。また、タイミング信
号発生回路１５は、上記基本タイミングカウンタの出力
に基づいてリセット信号Ｖｌ（・、ＨＲ，を発生し、■
カウンタ１４およびＨカウンタ１３の谷すセットｉ子Ｒ
・へ各々供給する。この場合、リセット信号Ｖ）Ｌは表
示画面の最上性、最左端のドツトが表示されるタイミン
グで出力され、また、リセット信号Ｈ）ｌは各ドツト行
の最左端のドツトが表示されるタイミングで出力される
。
Ｈカウンタ１３はクロックパルスφ２ （１８６ｎｓｅ
ｅ）をカウントする３４１進のカウンタであり、クロッ
クパルスφ２を３４１パルスカウントする毎にＶカウン
タ１４ヘパルス信号ｔ（Ｐを出力する。
ｅ）をカウントする３４１進のカウンタであり、クロッ
クパルスφ２を３４１パルスカウントする毎にＶカウン
タ１４ヘパルス信号ｔ（Ｐを出力する。
このＨカウンタ１３のカウント出力はＣＨ・Ｔ表示装置
４の電子ビームの水平走査位前に対応しており、同カウ
ント出力がＯ〜２５５の間は画面にドツト表示が行われ
、２５６〜３４０の間は水平非表示期間となる。■カウ
ンタ１４はパルス信号ＨＰをカウントする２６２進のカ
ウンタである。このＶカウンタ１４のカウント出力は′
電子ビームの垂直走査位置に対応しており、同カウント
出力が０〜１９１の間は画面にドツト表示が行われ、１
９２〜２６１の間は垂直非表示期間さなる。
４の電子ビームの水平走査位前に対応しており、同カウ
ント出力がＯ〜２５５の間は画面にドツト表示が行われ
、２５６〜３４０の間は水平非表示期間となる。■カウ
ンタ１４はパルス信号ＨＰをカウントする２６２進のカ
ウンタである。このＶカウンタ１４のカウント出力は′
電子ビームの垂直走査位置に対応しており、同カウント
出力が０〜１９１の間は画面にドツト表示が行われ、１
９２〜２６１の間は垂直非表示期間さなる。
外部画像データ書込み回路１７は、端子Ｔ１を介してカ
ラーバス９へ供給さｉｌ、る外部画像データを取込み、
取込んだデータをＶ■（・ＡＭインターフェイス１９を
介してＶＲＡＭ５内に書込む回路である。なお、詳細は
後述する。表示処理回路１８は、ＣＰＵ２からインター
フェイス７を介して供給されるカラーコードをＶＢ、Ａ
Ｍインターフェイス１９を介してＶＲＡＭ５へ供給し、
ｌｉｌＪＶＲＡＭ５内に書込む。才た。ＣＰＵ２から表
示指令が出力された場合は、前述した同期信号Ｃ３ＹＮ
ＣをＣＢ、Ｔ表示装置４へ出力すると共に、ＶＲＡＭ５
からカラーコードを読出し、読出したカラーフードをＨ
カウンタ１３およびＶカウンタ１４の各カウント出力が
示すＣＢ、Ｔ表示装置ｌｔ４の電子ビームの走査位置に
合わせて、バッファ２０を介してカラーバス９へ出力す
る。出力されたカラーコードはカラーパレット２１へ供
給される。
ラーバス９へ供給さｉｌ、る外部画像データを取込み、
取込んだデータをＶ■（・ＡＭインターフェイス１９を
介してＶＲＡＭ５内に書込む回路である。なお、詳細は
後述する。表示処理回路１８は、ＣＰＵ２からインター
フェイス７を介して供給されるカラーコードをＶＢ、Ａ
Ｍインターフェイス１９を介してＶＲＡＭ５へ供給し、
ｌｉｌＪＶＲＡＭ５内に書込む。才た。ＣＰＵ２から表
示指令が出力された場合は、前述した同期信号Ｃ３ＹＮ
ＣをＣＢ、Ｔ表示装置４へ出力すると共に、ＶＲＡＭ５
からカラーコードを読出し、読出したカラーフードをＨ
カウンタ１３およびＶカウンタ１４の各カウント出力が
示すＣＢ、Ｔ表示装置ｌｔ４の電子ビームの走査位置に
合わせて、バッファ２０を介してカラーバス９へ出力す
る。出力されたカラーコードはカラーパレット２１へ供
給される。
カラーパレット２１は一種のコード変換回路であり、前
述したモードＩ、ｌの場合、４ビツトのカラーコードを
９ビツトのカラーデータに変換して出力する。このカラ
ーパレット２１は、例えば＃０〜＃１５の１６個のラッ
チ（各９ビツト）と。
述したモードＩ、ｌの場合、４ビツトのカラーコードを
９ビツトのカラーデータに変換して出力する。このカラ
ーパレット２１は、例えば＃０〜＃１５の１６個のラッ
チ（各９ビツト）と。
カラーコードをデコードするデコーダとから構成され、
供給されたカラーコードに対応するラッチ内のデータが
カラーデータとして出力される。そして：出力されたカ
ラーデータの上位３ビツトがグリーンカラーデータＧＤ
として、中位３ビツトがレッドカラーデータＲＤとして
、また下位３ビツトがブルーラーデータＢＤとして各々
ＤＡＣ（ディジタル／アナログ変換器）２２へ供給され
る。
供給されたカラーコードに対応するラッチ内のデータが
カラーデータとして出力される。そして：出力されたカ
ラーデータの上位３ビツトがグリーンカラーデータＧＤ
として、中位３ビツトがレッドカラーデータＲＤとして
、また下位３ビツトがブルーラーデータＢＤとして各々
ＤＡＣ（ディジタル／アナログ変換器）２２へ供給され
る。
また、このカラーパレット２１は、モードＩの場合、供
給されたカラーコード（８ビツト）の上位３ビツトをレ
ッドカラーデータＲ・Ｄとして、中位３ピツ１をグリー
ンカラーデータＧＤとして、また、下位２ビツトをブル
ーカラーデータＢＤとして各々出力する。なおこの場合
、上述した１６個のラッチ内のデータは１更用されない
。ＤＡＣ２２は上記カラーデータＲＤ 、ＧＤ 、ＢＤ
を各々レッドカラー信号Ｒｖ、グリーンカラー信号ＧＶ
、ブルーカラー信号ＢＶ（いずれもアナログ信号用こ変
換し、ＣｋＬＴ表示装置４へ供給する。これにより、表
示画面にカラートッド表示か行われ机なお、１ドツトの
表示時間はモードＩ、皇の場合“に１８５ ｎ５ｅｃ
、モード…の場合は９３ Ｈｅｔｃである。
給されたカラーコード（８ビツト）の上位３ビツトをレ
ッドカラーデータＲ・Ｄとして、中位３ピツ１をグリー
ンカラーデータＧＤとして、また、下位２ビツトをブル
ーカラーデータＢＤとして各々出力する。なおこの場合
、上述した１６個のラッチ内のデータは１更用されない
。ＤＡＣ２２は上記カラーデータＲＤ 、ＧＤ 、ＢＤ
を各々レッドカラー信号Ｒｖ、グリーンカラー信号ＧＶ
、ブルーカラー信号ＢＶ（いずれもアナログ信号用こ変
換し、ＣｋＬＴ表示装置４へ供給する。これにより、表
示画面にカラートッド表示か行われ机なお、１ドツトの
表示時間はモードＩ、皇の場合“に１８５ ｎ５ｅｃ
、モード…の場合は９３ Ｈｅｔｃである。
次に、外部画像データ書込回路１７について詳述する。
第２図は同４：込回ｊＰ１１７の詳細を示す回路図であ
り、この図において、符号３には１ビツトのレジスタで
ある。このレジスタ３０のデータ入力端は、端子Ｐ４を
介してＣＰＵバス８（第１図）に接続されており、ＣＰ
Ｕ２が外部画像データ処理（外部から供給される画家デ
ータの、ＶＢ・ＡＭ５への書込み）を指示する時はこの
レジスタ３０に＃１′を書込む。な右、このレジスタ３
０には例えばＤ型フリップフロップ（以下ＤＦＦと略称
する）あるいはＪ−にフリップフロップ等が用いられる
。才た、このレジスタ３０には、勿論ＣＰＵ２のコント
ロールバスを介してＣＰＵ２から書込み信号ＷＥが供給
されるが、この図においては書込み信号ＷＥの記載を省
略している。３１はＤ Ｆ Ｆであり％端子ＰＬＯを介
して供給される垂直同期信号Ｖ８ＹＮＣによってトリガ
さ孔、入力端子りのデータ（レジスタ３０の出力）を出
力端子Ｑから出力する。第３図（イ）〜（ハ）ｔこ、レ
ジスタ３０の出力、垂直同期信号Ｖ８ＹＮＣ％ＤＦＦ３
１の出力信号ＤＧの各−例を示す。この図に示すように
、ＤＦ’Ｆ３１の出力は垂直同期信号Ｖ、９ＹＮＣ’に
同期した信号となる。そして、この１）ＦＦ３１の出力
が１１″の時外部画像データ処理が行われる。
り、この図において、符号３には１ビツトのレジスタで
ある。このレジスタ３０のデータ入力端は、端子Ｐ４を
介してＣＰＵバス８（第１図）に接続されており、ＣＰ
Ｕ２が外部画像データ処理（外部から供給される画家デ
ータの、ＶＢ・ＡＭ５への書込み）を指示する時はこの
レジスタ３０に＃１′を書込む。な右、このレジスタ３
０には例えばＤ型フリップフロップ（以下ＤＦＦと略称
する）あるいはＪ−にフリップフロップ等が用いられる
。才た、このレジスタ３０には、勿論ＣＰＵ２のコント
ロールバスを介してＣＰＵ２から書込み信号ＷＥが供給
されるが、この図においては書込み信号ＷＥの記載を省
略している。３１はＤ Ｆ Ｆであり％端子ＰＬＯを介
して供給される垂直同期信号Ｖ８ＹＮＣによってトリガ
さ孔、入力端子りのデータ（レジスタ３０の出力）を出
力端子Ｑから出力する。第３図（イ）〜（ハ）ｔこ、レ
ジスタ３０の出力、垂直同期信号Ｖ８ＹＮＣ％ＤＦＦ３
１の出力信号ＤＧの各−例を示す。この図に示すように
、ＤＦ’Ｆ３１の出力は垂直同期信号Ｖ、９ＹＮＣ’に
同期した信号となる。そして、この１）ＦＦ３１の出力
が１１″の時外部画像データ処理が行われる。
符号３２はバッファであり、そのコントロール端子Ｃヘ
アンドゲート３３から１１″信号が供給されると、エネ
ーブル状態となり、入力端のデータを出力する。コント
ロール端子Ｃへ０・信号が供給された場合はディスエー
ブル状態となり、その出力がハイインピーダンス状態と
なる。３４は端子Ｐ６を介して供給されるモードデータ
ＭＤをデコードするデコーダであり、モードデータＭＤ
がモード■を示すデータの場合にモード信号Ｍｌ（１１
″信号）を出力し、モード■を示すデータの場合にモー
ド信号Ｍ２を出力し、また、モード■を示すデータの場
合にモード信号Ｍ３を出方する。
アンドゲート３３から１１″信号が供給されると、エネ
ーブル状態となり、入力端のデータを出力する。コント
ロール端子Ｃへ０・信号が供給された場合はディスエー
ブル状態となり、その出力がハイインピーダンス状態と
なる。３４は端子Ｐ６を介して供給されるモードデータ
ＭＤをデコードするデコーダであり、モードデータＭＤ
がモード■を示すデータの場合にモード信号Ｍｌ（１１
″信号）を出力し、モード■を示すデータの場合にモー
ド信号Ｍ２を出力し、また、モード■を示すデータの場
合にモード信号Ｍ３を出方する。
符号３６は、端子Ｐ３を介して供給されるＨカウンタ１
３のカウント出力の第０ビツト（ＬＳＢ）の信号ＨＱＯ
をアップカウントする７ビツトのカウンタであり、デコ
ーダ３８の出方端子〈１〉の信号によってリセットされ
る。デコーダ３７は端子Ｐ２を介して供給さｎるＶカウ
ンタ１４のカウント出力をデコードするデコーダであり
、その出力端子く０〉、〈１９２〉は各々Ｖカウンタ１
４のカウント出力がｒＯＪおよび［１９２Ｊの時゛１″
信号となる。デコーダ３８はＨカウンタ１３のカウント
出力をデコードするデコーダである。３９゜４０は各々
セット／リセットフリップフロップ（以下、 ＦＦ’、
！：略称する）、４１，４３はアンドゲート、４２はオ
アゲートである。
３のカウント出力の第０ビツト（ＬＳＢ）の信号ＨＱＯ
をアップカウントする７ビツトのカウンタであり、デコ
ーダ３８の出方端子〈１〉の信号によってリセットされ
る。デコーダ３７は端子Ｐ２を介して供給さｎるＶカウ
ンタ１４のカウント出力をデコードするデコーダであり
、その出力端子く０〉、〈１９２〉は各々Ｖカウンタ１
４のカウント出力がｒＯＪおよび［１９２Ｊの時゛１″
信号となる。デコーダ３８はＨカウンタ１３のカウント
出力をデコードするデコーダである。３９゜４０は各々
セット／リセットフリップフロップ（以下、 ＦＦ’、
！：略称する）、４１，４３はアンドゲート、４２はオ
アゲートである。
符号４４はクロックパルスφ２によってトリガされる４
ビツトのディレィレジスタであり、その入力端へは端子
Ｐ５を介してカラーバス９の下位４ビツトのデータが供
給される。４５は、そのロード端子りへ前述した信号Ｈ
ＱＯが供給された時入力端のデータをラッチする８ビツ
トのラッチである。４６はクロックパルスφ２によって
トリガされる８ビツトのディレィレジスタであり、その
入力端へはカラーバス９のデータが供給される。
ビツトのディレィレジスタであり、その入力端へは端子
Ｐ５を介してカラーバス９の下位４ビツトのデータが供
給される。４５は、そのロード端子りへ前述した信号Ｈ
ＱＯが供給された時入力端のデータをラッチする８ビツ
トのラッチである。４６はクロックパルスφ２によって
トリガされる８ビツトのディレィレジスタであり、その
入力端へはカラーバス９のデータが供給される。
４７は、そのセレクト端子８Ａへ供給されるモード信号
Ｍ１が“１″信号の時その入力端子Ａのデータを出力し
、モード信号Ｍｌが″０′信号の時はその入力端子Ｂの
データを出力するセレクタである。
Ｍ１が“１″信号の時その入力端子Ａのデータを出力し
、モード信号Ｍｌが″０′信号の時はその入力端子Ｂの
データを出力するセレクタである。
また、４８はクロックパルスφ２によってトリガされる
ディレィレジスタ、４９は、そのコントロール端子Ｃへ
供給される信号Ｗ１’Ｌ、ＩＴＥが１１″信号の時エネ
ーブル状態、１０″信号の時ディスエーブル状態となる
バッファである。
ディレィレジスタ、４９は、そのコントロール端子Ｃへ
供給される信号Ｗ１’Ｌ、ＩＴＥが１１″信号の時エネ
ーブル状態、１０″信号の時ディスエーブル状態となる
バッファである。
次に、第１図および第２図ｔこ示すカラーディスプレイ
装置における外部面ｇＩ７’−タ処理の際の動作を説明
する。
装置における外部面ｇＩ７’−タ処理の際の動作を説明
する。
（１）モードＩによって外部画像データの処理を行う場
合。
合。
この場合、例えば第４図１こ示す回路をＶＤＰＩ（７）
端子Ｔｌ〜Ｔ３．Ｔ５．Ｔ６に接続する。この第４図に
示す回路において、５２は通常のカラーテレビジョン、
５３はカラーテレビジョン５２から出力されるコンポジ
ットビデオ信号（カラーテレビ信号）ＣＶＤに基づいて
ＫＧＢ信号を作成し、また、同ビデオ信号から水平同期
信号ＧＨ８ＹＮＣ。
端子Ｔｌ〜Ｔ３．Ｔ５．Ｔ６に接続する。この第４図に
示す回路において、５２は通常のカラーテレビジョン、
５３はカラーテレビジョン５２から出力されるコンポジ
ットビデオ信号（カラーテレビ信号）ＣＶＤに基づいて
ＫＧＢ信号を作成し、また、同ビデオ信号から水平同期
信号ＧＨ８ＹＮＣ。
垂直同期信号ＧＶ８ＹＮＣを各々抽出するデコーダであ
る。このデコーダ５３から同期信号ＧＨ８ＹＮＣ、ＧＶ
ＳＹＮＣが各々出力サレ、Ｍ子Ｔ５゜Ｔ６を介してタイ
ミング信号発生回路１５（第１図）へ供給されると、以
後タイミング信号発生回路１５が同期信号ＧＨ８ＹＮＣ
、ＧＶＳＹＮＣに同期して動作する。すなわち、同期信
号Ｈ８ＹＮＣ。
る。このデコーダ５３から同期信号ＧＨ８ＹＮＣ、ＧＶ
ＳＹＮＣが各々出力サレ、Ｍ子Ｔ５゜Ｔ６を介してタイ
ミング信号発生回路１５（第１図）へ供給されると、以
後タイミング信号発生回路１５が同期信号ＧＨ８ＹＮＣ
、ＧＶＳＹＮＣに同期して動作する。すなわち、同期信
号Ｈ８ＹＮＣ。
Ｖ８ＹＮＣは各々デコーダ５３からの同期信号ＧＨ８Ｙ
ＮＣ、ＧＶＳＹＮＣと同一タイミングで出力され、また
、リセット信号ＨＲ，，ＶＢは各々、１ｆｌＪ［号ＧＨ
８ＹＮｃ 、ＧＶＳＹＮＣに基づ＜ タイミングで出力
される。第４図の符号５４はデコーダ５３から出力され
るＲＧＢ信号と予め設定されている一定レベルと比較す
る比較器であり、ＲＧＢ信号のレベルが上記一定レベル
より高い場合に１１＃信号を、低い場合に゛０＃信号を
各々出力する。すなわち、この比較器５４はＫＧＢ信号
を３ビツト（８色）のカラーコードに変換する。また、
５５はクロックパルスφ２によってトリガされるディレ
ィレジスタ、５６は信号ＤＧが＃１′信号の時エネーブ
ル状態となるバッファであり、このバッファ５６の出力
は端子ＴＩを介してカラーバス９の下位３ビツトへ供給
される。
ＮＣ、ＧＶＳＹＮＣと同一タイミングで出力され、また
、リセット信号ＨＲ，，ＶＢは各々、１ｆｌＪ［号ＧＨ
８ＹＮｃ 、ＧＶＳＹＮＣに基づ＜ タイミングで出力
される。第４図の符号５４はデコーダ５３から出力され
るＲＧＢ信号と予め設定されている一定レベルと比較す
る比較器であり、ＲＧＢ信号のレベルが上記一定レベル
より高い場合に１１＃信号を、低い場合に゛０＃信号を
各々出力する。すなわち、この比較器５４はＫＧＢ信号
を３ビツト（８色）のカラーコードに変換する。また、
５５はクロックパルスφ２によってトリガされるディレ
ィレジスタ、５６は信号ＤＧが＃１′信号の時エネーブ
ル状態となるバッファであり、このバッファ５６の出力
は端子ＴＩを介してカラーバス９の下位３ビツトへ供給
される。
しかして、モードＩによって外部画像データの処理を行
う場合は、ＣＰＵ２が、まずレジスタ１１（第１図）に
モードＩを示すデータを書込み、次にレジスタ１０にＶ
ＲＡＭ５の記憶領域を指示する２ビツトのデータを書込
み１次いでレジスタ３０（第２図）に＃１＃を書込む。
う場合は、ＣＰＵ２が、まずレジスタ１１（第１図）に
モードＩを示すデータを書込み、次にレジスタ１０にＶ
ＲＡＭ５の記憶領域を指示する２ビツトのデータを書込
み１次いでレジスタ３０（第２図）に＃１＃を書込む。
レジスタ３０に＃１′が書込まれると、次の同期信号Ｖ
ＳＹＮＣのタイミング（すなわち、同期信号ＧＶＳＹＮ
Ｃのタイミング）においてＤＦＦ３１の出力信号ＤＧが
′１＃信号となり、この″１″信号が端子Ｐ７．Ｔ２を
介してバッファ５６（第４図）へ供給される。これによ
り、バッファ５６がエネーブル状態となる。
ＳＹＮＣのタイミング（すなわち、同期信号ＧＶＳＹＮ
Ｃのタイミング）においてＤＦＦ３１の出力信号ＤＧが
′１＃信号となり、この″１″信号が端子Ｐ７．Ｔ２を
介してバッファ５６（第４図）へ供給される。これによ
り、バッファ５６がエネーブル状態となる。
また、上記１１′信号はインバータ５８（第１図）によ
って反転されてバッファ２０のコントロール端子Ｃへ供
給さｎ、これによりバッファ２０がディスエーブル状態
となる。バッファ５６がエネーブル状態になると、ＤＦ
Ｆ５５からクロックパルスφ２のタイミングでＩＩ次出
力されるドツトＤＯ。
って反転されてバッファ２０のコントロール端子Ｃへ供
給さｎ、これによりバッファ２０がディスエーブル状態
となる。バッファ５６がエネーブル状態になると、ＤＦ
Ｆ５５からクロックパルスφ２のタイミングでＩＩ次出
力されるドツトＤＯ。
Ｄｌ、・・・の各カラーコードが同バッファ５６を介し
てカラーバス９の下位３ビツトへ順次出力される。そし
て、カラーバス９へ出力されたカラーコードは、端子ｐ
ｓ（ｇｚ図）を介してディレィレジスタ４４へ供給され
、このレジスタ４４によってクロックパルスφ２の１タ
イミング遅延されてラッチ４５の入力端の下位４ピツ）
ＬＤＯ〜３へ供給されると共に、同ラッチ４５の上位４
ビツトＬＤ４〜７へ供給される。すなわち、ラッチ４５
の入力端のデータは第５図に示すようになる。なお、こ
の図においてＤＯ，ＤＩ・・・・・・は各々ドツトＤＯ
，ＤＩ・・・の各カラーコードを意味する。そして、こ
の入力端のデータがクロックパルスφ２の２倍の周期の
信号ＨＱＯによってラッチ４５に読込まれ、セレクタ４
７を介してディレィレジスタ４８へ供給され、このレジ
スタ４８によってクロックパルスφ２の１タイミング遅
延されてバッファ４９の入力端へ供給される。すなわち
、バッファ４９の入力端のデータは第６図に示すように
なる。
てカラーバス９の下位３ビツトへ順次出力される。そし
て、カラーバス９へ出力されたカラーコードは、端子ｐ
ｓ（ｇｚ図）を介してディレィレジスタ４４へ供給され
、このレジスタ４４によってクロックパルスφ２の１タ
イミング遅延されてラッチ４５の入力端の下位４ピツ）
ＬＤＯ〜３へ供給されると共に、同ラッチ４５の上位４
ビツトＬＤ４〜７へ供給される。すなわち、ラッチ４５
の入力端のデータは第５図に示すようになる。なお、こ
の図においてＤＯ，ＤＩ・・・・・・は各々ドツトＤＯ
，ＤＩ・・・の各カラーコードを意味する。そして、こ
の入力端のデータがクロックパルスφ２の２倍の周期の
信号ＨＱＯによってラッチ４５に読込まれ、セレクタ４
７を介してディレィレジスタ４８へ供給され、このレジ
スタ４８によってクロックパルスφ２の１タイミング遅
延されてバッファ４９の入力端へ供給される。すなわち
、バッファ４９の入力端のデータは第６図に示すように
なる。
一方、モード■においてはモード信号Ｍ２．Ｍ３が共に
ｙＯｒ信号にあり、したがって、信号ＨＱＯがオアゲー
ト４２（第２図左下）を通過し、アンドゲート４３の入
力端へ供給される。ここで、アンドゲート４１の出力信
号ＡＣＴが＃１′であるきすると、信号ＨＱＯがアンド
ゲート４１を通過し、信号ＷＦＩ・ＩＴＢとして出力さ
れる。すなわち、信号ＷＲＩＴＥの波形は第６図に示す
ものとなる。
ｙＯｒ信号にあり、したがって、信号ＨＱＯがオアゲー
ト４２（第２図左下）を通過し、アンドゲート４３の入
力端へ供給される。ここで、アンドゲート４１の出力信
号ＡＣＴが＃１′であるきすると、信号ＨＱＯがアンド
ゲート４１を通過し、信号ＷＦＩ・ＩＴＢとして出力さ
れる。すなわち、信号ＷＲＩＴＥの波形は第６図に示す
ものとなる。
そして、この信号ＷＢ、ＩＴＥがバッファ４９のコント
ロール端子Ｃへ供給されると、同バッファ４９から、〔
ドツトＤｏ、ＤＩのカラーコード〕、〔ドツトＤ２．Ｄ
３のカラーコード〕、・・・・・・が順次信号１（ＱＯ
のタイミングで出力され、端子Ｐ９を介して第１図のＶ
Ｂ・ＡＭデータバス６０（８ビツト）へ供給される。
ロール端子Ｃへ供給されると、同バッファ４９から、〔
ドツトＤｏ、ＤＩのカラーコード〕、〔ドツトＤ２．Ｄ
３のカラーコード〕、・・・・・・が順次信号１（ＱＯ
のタイミングで出力され、端子Ｐ９を介して第１図のＶ
Ｂ・ＡＭデータバス６０（８ビツト）へ供給される。
次に、アンドゲート４１（第２図）の出力信号ＡＣＴは
、Ｈカウンタ１３のカウント出力が２〜２５７であって
、かつ、Ｖカウンタ１４のカウント出力がＯ〜１９１の
時＃１′信号となる。他方、第４図に示すディレィレジ
スタ５５からカラーコードが出力されるのは、Ｈカウン
タ１３のカウント出力がＯ〜２５５であって、かつ、Ｖ
カウンタ１４のカウント出力がθ〜１９１の時である。
、Ｈカウンタ１３のカウント出力が２〜２５７であって
、かつ、Ｖカウンタ１４のカウント出力がＯ〜１９１の
時＃１′信号となる。他方、第４図に示すディレィレジ
スタ５５からカラーコードが出力されるのは、Ｈカウン
タ１３のカウント出力がＯ〜２５５であって、かつ、Ｖ
カウンタ１４のカウント出力がθ〜１９１の時である。
そして、ディレィレジスタ５５から出力された各カラー
コードはクロックパルスφ２の２タイミング遅延されて
、バッファ４９ （第２図）へ供給される。すなわち、
信号ＡＣＴが＃１・に立上るのは、カラーコードがバッ
ファ４９の入力端へ供給されるタイミングである。そし
て、この信号ＡＣＴが＃１＃信号になると、アンドゲー
ト４３が開状態となり、前述した信号ＷＲＩＴＥが同ア
ンドゲート４３から出力され、また、アンドゲート３３
から＃１′信号が出力されることから、バッファ３２が
エネーブル状態となる。
コードはクロックパルスφ２の２タイミング遅延されて
、バッファ４９ （第２図）へ供給される。すなわち、
信号ＡＣＴが＃１・に立上るのは、カラーコードがバッ
ファ４９の入力端へ供給されるタイミングである。そし
て、この信号ＡＣＴが＃１＃信号になると、アンドゲー
ト４３が開状態となり、前述した信号ＷＲＩＴＥが同ア
ンドゲート４３から出力され、また、アンドゲート３３
から＃１′信号が出力されることから、バッファ３２が
エネーブル状態となる。
次に、第１図のＶＲＡＭアドレスバス６１ （１７ビツ
ト）へは端子Ｐ８（第２図）を介してバッファ３２の出
力が供給される。すなわち、ＶＲＡＭアドレスバス６１
の下位７ビツトへはカウンタ３６のカウント出力が供給
され、次の８ビツトへはＶカウンタ１４のカウント出力
が供給され、上位２ビツトへはレジスタ１０の出力が供
給される。ここで、カウンタ３６はＨカウンタ１３のカ
ウント出力が「１」の時リセットされ、以後信号ＨＱＯ
をアップカウントする。
ト）へは端子Ｐ８（第２図）を介してバッファ３２の出
力が供給される。すなわち、ＶＲＡＭアドレスバス６１
の下位７ビツトへはカウンタ３６のカウント出力が供給
され、次の８ビツトへはＶカウンタ１４のカウント出力
が供給され、上位２ビツトへはレジスタ１０の出力が供
給される。ここで、カウンタ３６はＨカウンタ１３のカ
ウント出力が「１」の時リセットされ、以後信号ＨＱＯ
をアップカウントする。
しかして、信号ＤＧが１１＃信号に立上った後の、信号
ＡＣＴの最初の立上り時点直後において、ＶＲ・ＡＭデ
ータバス６０へはドツトＤｏ、ＤＩのカラーコードが出
力され、またＶＲＡＭアドレスバス６１へは、レジスタ
１０のデータを２００＃とすれば、アドレス″０，０．
・・・・・・、０．θ″（ｒＯＪ）が出力される。そし
て、これらのカラーコードおよびアドレスが各々ＶＲＡ
Ｍインターフェイス１９へ供給される。ＶＲＡＭインタ
ーフェイス１９は、これらのカラーコードおよびアドレ
スを各々ＶＲＡＭ５へ出力すると共ζこ、信号ＷＲＩＴ
Ｅおよびクロックパルスφ２に基づいて書込みパルスを
作成し、ＶＢ、ＡＭ５へ出力する。これにより、ｖｎ。
ＡＣＴの最初の立上り時点直後において、ＶＲ・ＡＭデ
ータバス６０へはドツトＤｏ、ＤＩのカラーコードが出
力され、またＶＲＡＭアドレスバス６１へは、レジスタ
１０のデータを２００＃とすれば、アドレス″０，０．
・・・・・・、０．θ″（ｒＯＪ）が出力される。そし
て、これらのカラーコードおよびアドレスが各々ＶＲＡ
Ｍインターフェイス１９へ供給される。ＶＲＡＭインタ
ーフェイス１９は、これらのカラーコードおよびアドレ
スを各々ＶＲＡＭ５へ出力すると共ζこ、信号ＷＲＩＴ
Ｅおよびクロックパルスφ２に基づいて書込みパルスを
作成し、ＶＢ、ＡＭ５へ出力する。これにより、ｖｎ。
ＡＭ５のアドレスｒＯＪにドツトＤＯ，ＤＩのカラーコ
ードが書込まれる。以下、Ｊ＠号）ＩＱＯのタイミング
で、〔ドツトＤ２．Ｄ３のカラーコード〕。
ードが書込まれる。以下、Ｊ＠号）ＩＱＯのタイミング
で、〔ドツトＤ２．Ｄ３のカラーコード〕。
〔ドツトＤ４．Ｄ５のカラーコード〕、・・印・が順次
ＶＲＡＭデータバス６０へ出力され、また、信号ＨＱＯ
によってカウンタ３６がインクリメントされることから
、同信号ＨＱＯのタイミングでアドレスｒｌＪ 、ｒ２
Ｊ・・・・・・が順次Ｖ Ｂ、 Ａ Ｍアドレスバス６
１へ出力される。これにより％ＶＲＡＭ５のアドレスｒ
ｌＪ 、ｒ２Ｊ・・・・・・へ順次カラーコードが書込
まれる。そして、カラーテレビジョン５２の画面の最上
性の全ドラ）（２５６個）のカラーコードがＶＢ、ＡＭ
５のアドレス「０」〜「１２７」に書込まれると、その
後の時点でＶカウンタ１４（第１図）がインクリメント
され、次いで第４図のディレィレジスタ５５から画面の
第２行目の各ドツトのカラーコードが、順次出力される
。そして、出力されたカラーコードがＶＲＡＭ５のアド
レス［１，２８Ｊ 、 「１２９Ｊ・・・・・・へ順次
書込まれる。以下同様の動作が繰返えされて、画面の全
ドツトのカラーコードがＶＲＡＭ５に格納される。
ＶＲＡＭデータバス６０へ出力され、また、信号ＨＱＯ
によってカウンタ３６がインクリメントされることから
、同信号ＨＱＯのタイミングでアドレスｒｌＪ 、ｒ２
Ｊ・・・・・・が順次Ｖ Ｂ、 Ａ Ｍアドレスバス６
１へ出力される。これにより％ＶＲＡＭ５のアドレスｒ
ｌＪ 、ｒ２Ｊ・・・・・・へ順次カラーコードが書込
まれる。そして、カラーテレビジョン５２の画面の最上
性の全ドラ）（２５６個）のカラーコードがＶＢ、ＡＭ
５のアドレス「０」〜「１２７」に書込まれると、その
後の時点でＶカウンタ１４（第１図）がインクリメント
され、次いで第４図のディレィレジスタ５５から画面の
第２行目の各ドツトのカラーコードが、順次出力される
。そして、出力されたカラーコードがＶＲＡＭ５のアド
レス［１，２８Ｊ 、 「１２９Ｊ・・・・・・へ順次
書込まれる。以下同様の動作が繰返えされて、画面の全
ドツトのカラーコードがＶＲＡＭ５に格納される。
なお、カラーバス９へ出力された各カラーコードは、カ
ラーパレット２１へも供給されるので、上記ＶＲＡＭ５
の書込み動作と並行して、Ｃ’ＲＴ表示装置４の画面に
画像表示が行われる。
ラーパレット２１へも供給されるので、上記ＶＲＡＭ５
の書込み動作と並行して、Ｃ’ＲＴ表示装置４の画面に
画像表示が行われる。
（２）モード…によって外部画像データの処理を行う場
合。
合。
この場合１例えば第７図に示す回路をＶＤＰ １の端子
Ｔ１〜Ｔ６に接続する。この第７図に示す回路において
、カラーテレビジョン５２から出力されたコンポジット
ビデオ信号ＣＶＤはＡ／Ｄ変換器７１および同期信号抽
出回路７２へ供給される。Ａ／Ｄ変換器７１はクロック
パルスφ１（周期９３ ｎ５ｅｃ） のタイミングでコ
ンポジットビデオ信号ＣＶＤをサンプルし、このサンプ
ルした値を４ビツトのディジタルデータ（以下、ビデオ
データと称す）に変換して出力する。出力されたビデオ
データはディレィレジスタ７３によってクロックパルス
φ１の１タイミング遅延されてディレィレジスタ７４の
入力端の下位４ビツトへ供給されると共に、同レジスタ
７４の上位４ビツトへ供給される。ディレィレジスタ７
４は入力端のデータをクロックパルスφ１の２倍の周期
のクロックパルスφ２のタイミングで読込み、読込んだ
データをバッファ７５．端子Ｔ１を介してカラーバス９
へ出力する。
Ｔ１〜Ｔ６に接続する。この第７図に示す回路において
、カラーテレビジョン５２から出力されたコンポジット
ビデオ信号ＣＶＤはＡ／Ｄ変換器７１および同期信号抽
出回路７２へ供給される。Ａ／Ｄ変換器７１はクロック
パルスφ１（周期９３ ｎ５ｅｃ） のタイミングでコ
ンポジットビデオ信号ＣＶＤをサンプルし、このサンプ
ルした値を４ビツトのディジタルデータ（以下、ビデオ
データと称す）に変換して出力する。出力されたビデオ
データはディレィレジスタ７３によってクロックパルス
φ１の１タイミング遅延されてディレィレジスタ７４の
入力端の下位４ビツトへ供給されると共に、同レジスタ
７４の上位４ビツトへ供給される。ディレィレジスタ７
４は入力端のデータをクロックパルスφ１の２倍の周期
のクロックパルスφ２のタイミングで読込み、読込んだ
データをバッファ７５．端子Ｔ１を介してカラーバス９
へ出力する。
以上の構成により、例えば第８図のサンプル点８０．８
１・・・においてサンプルされた各ビデオデータは、第
９図に示すように、クロックパルスφ２のタイミングで
カラーバス９へ７１１ｒ次出力される。
１・・・においてサンプルされた各ビデオデータは、第
９図に示すように、クロックパルスφ２のタイミングで
カラーバス９へ７１１ｒ次出力される。
一方、同期信号抽出回路７２はコンポジットビデオ信号
ＣＶＤから水平同期信号および垂直同期信号を各々抽出
し、同期４６号ＧＨ８ＹＮＣおよびＧＶＳＹＮＣとして
端子Ｔ５およびＴ６を介してタイミング信号発生回路１
５へ出力する。
ＣＶＤから水平同期信号および垂直同期信号を各々抽出
し、同期４６号ＧＨ８ＹＮＣおよびＧＶＳＹＮＣとして
端子Ｔ５およびＴ６を介してタイミング信号発生回路１
５へ出力する。
しかして、モード］によって外部画像データの処理を行
う場合は、ＣＰＵ２が、まずレジスタ１１にモード…を
示すデータを書込み、次にレジス應１０の書込みを行い
、次いでレジスタ３０に＃１＃を書込む。レジスタ３０
に＃１＃が書込まれると、次の同期信号ＶＳＹＮＣのタ
イミングでＤＦＦ３１の出力信号ＤＧが１１・となる。
う場合は、ＣＰＵ２が、まずレジスタ１１にモード…を
示すデータを書込み、次にレジス應１０の書込みを行い
、次いでレジスタ３０に＃１＃を書込む。レジスタ３０
に＃１＃が書込まれると、次の同期信号ＶＳＹＮＣのタ
イミングでＤＦＦ３１の出力信号ＤＧが１１・となる。
これにより、第７図に示すバッファ７５がエネーブル状
態となり。
態となり。
以後、ビデオデータがカラーバス９へ順次出力される。
そして、このビデオデータがクロックパルスφ２のタイ
ミングで第２図に示す８ビツトのディレィレジスタ４６
に読込まれ、セレクタ４７゜ディレィレジスタ４８．バ
ッファ４９を介してＶＲＡＭデータバス６０へ出力され
る。すなわち、このモードＨの場合、第１０図に示すよ
うに、クロックパルスφ２のタイミングでＶＲＡＭデー
タバス６０ヘビデオデータが出力される。なお、このモ
ードＨにおいては、オアゲート４２（第２図左下）の出
力が＃１・となり、したがって、信号ＷＲＩＴＥが信号
人ＣＴと同−波形匿なる。一方、ＶＲＡＭアドレスバス
６１へは、前述した場合と同様に、信号ＨＱＯのタイミ
ングでアドレス印」。
ミングで第２図に示す８ビツトのディレィレジスタ４６
に読込まれ、セレクタ４７゜ディレィレジスタ４８．バ
ッファ４９を介してＶＲＡＭデータバス６０へ出力され
る。すなわち、このモードＨの場合、第１０図に示すよ
うに、クロックパルスφ２のタイミングでＶＲＡＭデー
タバス６０ヘビデオデータが出力される。なお、このモ
ードＨにおいては、オアゲート４２（第２図左下）の出
力が＃１・となり、したがって、信号ＷＲＩＴＥが信号
人ＣＴと同−波形匿なる。一方、ＶＲＡＭアドレスバス
６１へは、前述した場合と同様に、信号ＨＱＯのタイミ
ングでアドレス印」。
ｒＩＪ、ｒ２Ｊ・・・が順次出力される（レジスタ１０
内のデータが０．Ｑ″の場合）。ＶＲＡＭインターフェ
イス１９（第１図）は、ＶＢ、ＡＭアドレスバス６１上
のアドレスおよびＶ）ＬＡＭデータバス６０上のビデオ
データを各々前述した第１メモリ、第２メモリへ共通ζ
こ出力する。また、クロックパルスφ２のタイミングで
書込み信号を作成し、この書込み信号を第１メモリ、第
２メセリヘ交互に供給する。これにより、カラーバス９
へ出力されたビデオデータが第１１図１こ示す状態で第
１メモリ、第２メモリに１＠次書込まれる。
内のデータが０．Ｑ″の場合）。ＶＲＡＭインターフェ
イス１９（第１図）は、ＶＢ、ＡＭアドレスバス６１上
のアドレスおよびＶ）ＬＡＭデータバス６０上のビデオ
データを各々前述した第１メモリ、第２メモリへ共通ζ
こ出力する。また、クロックパルスφ２のタイミングで
書込み信号を作成し、この書込み信号を第１メモリ、第
２メセリヘ交互に供給する。これにより、カラーバス９
へ出力されたビデオデータが第１１図１こ示す状態で第
１メモリ、第２メモリに１＠次書込まれる。
なお、図示は省略しているが、ＶＤＰＩ内にはビデオ信
号再生回路が設けられている。そして。
号再生回路が設けられている。そして。
ＶＲＡＭ５内に格納されたビデオデータを再生する場合
は、各ビデオデータを順次読出してビデオ信号再生回路
へ供給し、ここで各ビデオデータに基づいてコンポジッ
トビデオ信号を作成し、ＣＦＬＴ表示装置４へ出力する
。また、データ収録と同時に画像表示を行う場合も、カ
ラーバス９のデータを上記ビデオ信号再生回路へ供給す
る。
は、各ビデオデータを順次読出してビデオ信号再生回路
へ供給し、ここで各ビデオデータに基づいてコンポジッ
トビデオ信号を作成し、ＣＦＬＴ表示装置４へ出力する
。また、データ収録と同時に画像表示を行う場合も、カ
ラーバス９のデータを上記ビデオ信号再生回路へ供給す
る。
（３）モード■によって外部画像データの処理を行う場
合。
合。
この場合、例えば第１２図に示す回路をＶＤＰ １の端
子Ｔ１〜Ｔ３ 、Ｔ５ 、Ｔ６に接続する。この図に示
す回路において、カラーテレビジョン５２゜デコーダ５
３．は各々第４図に示すものと同一である。Ａ／Ｄ変換
器８０はデコーダ５３から出力されるＲＧＢ信号を各々
３ビツト、３ビツト、２ビツトのディジタ１ルデータに
変換して合計８ビツトのカラーコードとし、このカラー
コードをバッファ８１を介してカラーバス９へ出力する
。
子Ｔ１〜Ｔ３ 、Ｔ５ 、Ｔ６に接続する。この図に示
す回路において、カラーテレビジョン５２゜デコーダ５
３．は各々第４図に示すものと同一である。Ａ／Ｄ変換
器８０はデコーダ５３から出力されるＲＧＢ信号を各々
３ビツト、３ビツト、２ビツトのディジタ１ルデータに
変換して合計８ビツトのカラーコードとし、このカラー
コードをバッファ８１を介してカラーバス９へ出力する
。
しかして、このモード１こより外部画像データの処理を
行う場合は、ＣＰＵ２がレジスタ１１にモードｌを示す
データを書込み、次いでレジスタ１０．３０の書込みを
行う。以後、モードＨの場合と全く同様の過程でＶＲＡ
Ｍ５の第１．第２メモリにカラーコードが書込まれる。
行う場合は、ＣＰＵ２がレジスタ１１にモードｌを示す
データを書込み、次いでレジスタ１０．３０の書込みを
行う。以後、モードＨの場合と全く同様の過程でＶＲＡ
Ｍ５の第１．第２メモリにカラーコードが書込まれる。
すなわち、ＶＲＡＭ５の第１．第２メモリに第１３図に
示す状態でドツトＤＯ１Ｄ１・・・の各カラーコードが
書込才れる。
示す状態でドツトＤＯ１Ｄ１・・・の各カラーコードが
書込才れる。
なおこの場合、カラーバス９へＩＩＩｊ次出力されたカ
ラーコードはカラーパレット２１を介してＤＡＣ２２へ
供給され、再びＲＧＢ信号に戻され、 ＣＲＴ表示装置
４へ供給される。これにより、カラーコ−ドの収録と画
像表示が同時に行わｎる。
ラーコードはカラーパレット２１を介してＤＡＣ２２へ
供給され、再びＲＧＢ信号に戻され、 ＣＲＴ表示装置
４へ供給される。これにより、カラーコ−ドの収録と画
像表示が同時に行わｎる。
なお、上述した例はいずれもカラーテレビジョンから出
力されるコンポジットビデオ信号に基づく画像データの
収録であるが、第１図のディスプレイ装置は、例えばビ
デオテープレコーダから出力されるコンポジットビデオ
信号に基づく画像データの収録、あるいは他のディスプ
レイ装置から出力されるカラーコードの収録等も可能で
ある。
力されるコンポジットビデオ信号に基づく画像データの
収録であるが、第１図のディスプレイ装置は、例えばビ
デオテープレコーダから出力されるコンポジットビデオ
信号に基づく画像データの収録、あるいは他のディスプ
レイ装置から出力されるカラーコードの収録等も可能で
ある。
以上説明したように、この発明によれば外部画像データ
処理を指示するデータが書込まれるレジスタと、外部画
像データが供給される端子と、前記レジスタ内に外部画
像データ処理を指示するデータが書込まれた場合に前記
端子へ供給されたデータをメモリへ転送する手段と、外
部から供給される同期信号に基づいてアドレスを発生し
、前記メモリへ出力する手段と、前記メモリへ書込み信
号を供給する手段とを有しているので、外部から供給さ
れる画像データをメモリ内に収録することができ、この
結果１例えばテレビジョンの画面をメモリ内に収録した
り、ビデオテープに記録されている画像をメモリ内に収
録することが可能となる。
処理を指示するデータが書込まれるレジスタと、外部画
像データが供給される端子と、前記レジスタ内に外部画
像データ処理を指示するデータが書込まれた場合に前記
端子へ供給されたデータをメモリへ転送する手段と、外
部から供給される同期信号に基づいてアドレスを発生し
、前記メモリへ出力する手段と、前記メモリへ書込み信
号を供給する手段とを有しているので、外部から供給さ
れる画像データをメモリ内に収録することができ、この
結果１例えばテレビジョンの画面をメモリ内に収録した
り、ビデオテープに記録されている画像をメモリ内に収
録することが可能となる。
−第１図はこの発明の一実施例の構成を示すブロック図
、第２図は同実施例における外部画像データ書込回路１
７の詳細を示すブロック図、第３図は第２図に示す信号
ＤＧの変化タイミングを説明するためのタイミングチャ
ート、第４図はモードＩによって外部画像データの収録
を行う場合の外部付加回路例を示すブロック図、第５図
、第６図は各々モード■によって外部画像データの収録
を行う場合における各部の動作タイミングチャート、第
７図はモードＨによって外部画像データの収録を行う場
合における外部付加回路例を示すブロック図、第８図は
コンポジットビデオ信号の波形を示す波形図、第９図、
第１０図は各々モードｎによって外部画像データの収録
を行う場合における各部の動作タイミングチャー１’、
第１１図はモード］によって外部画像データの収録を行
う場合におけるＶ［、ＡＭ５の記憶状態を示す図、第１
２図はモード量によって外部画像データの収録を行う場
合における外部付加回路例を示すブロック図、第１３図
は上記場合におけるＶＲＡＭ５の記憶状態を示す図であ
る。 １・・・・・・ＶＤＰ、２・・・・・・ＣＰＵ、４・・
・・・・Ｃ）？、Ｔ表示装蓋、５．１．＝、、ＶＲＡＭ
、１３・・・・・・Ｈカウンタ、１４・・・・・・Ｖカ
ウンタ、１５・・・・・・タイミング信号発生回路、１
７・・・・・・外部画像データ書込回路、１９・・・・
・・ＶＲＡＭインターフェイス％ ３０・・・・・・レ
ジスタ。 出願人株式会社アスキー 第３図 第４図 第５図 ＬＤ４−７ Ｄｏ Ｄ／ ０２ Ｄ３ Ｄ４ Ｄ５ Ｄ
６ Ｄ７第６図 第８図 ５ＹＮＣ 第９図 第１０図 第１１図 第１２図 第１３図
、第２図は同実施例における外部画像データ書込回路１
７の詳細を示すブロック図、第３図は第２図に示す信号
ＤＧの変化タイミングを説明するためのタイミングチャ
ート、第４図はモードＩによって外部画像データの収録
を行う場合の外部付加回路例を示すブロック図、第５図
、第６図は各々モード■によって外部画像データの収録
を行う場合における各部の動作タイミングチャート、第
７図はモードＨによって外部画像データの収録を行う場
合における外部付加回路例を示すブロック図、第８図は
コンポジットビデオ信号の波形を示す波形図、第９図、
第１０図は各々モードｎによって外部画像データの収録
を行う場合における各部の動作タイミングチャー１’、
第１１図はモード］によって外部画像データの収録を行
う場合におけるＶ［、ＡＭ５の記憶状態を示す図、第１
２図はモード量によって外部画像データの収録を行う場
合における外部付加回路例を示すブロック図、第１３図
は上記場合におけるＶＲＡＭ５の記憶状態を示す図であ
る。 １・・・・・・ＶＤＰ、２・・・・・・ＣＰＵ、４・・
・・・・Ｃ）？、Ｔ表示装蓋、５．１．＝、、ＶＲＡＭ
、１３・・・・・・Ｈカウンタ、１４・・・・・・Ｖカ
ウンタ、１５・・・・・・タイミング信号発生回路、１
７・・・・・・外部画像データ書込回路、１９・・・・
・・ＶＲＡＭインターフェイス％ ３０・・・・・・レ
ジスタ。 出願人株式会社アスキー 第３図 第４図 第５図 ＬＤ４−７ Ｄｏ Ｄ／ ０２ Ｄ３ Ｄ４ Ｄ５ Ｄ
６ Ｄ７第６図 第８図 ５ＹＮＣ 第９図 第１０図 第１１図 第１２図 第１３図
Claims (1)
- 中央処理装置の制御の下に、メモリ内に記憶されている
画像データを読出し、この続出した画像データに基づい
て表示装置の表示画面にカラートッド表示を行うディス
プレイコントローラにおいて、外部画像データ処理を指
示するデータが書込まれるレジスタと、外部画像データ
が供給される端子と、前記レジスタ内に外部画像データ
処理を指示するデータが書込まれた場合に前記端子へ供
給されたデータを前記メモリへ転送する手段と、外部か
ら供給される同期信号に基づいてアドレスを発生し、前
６ピメモリへ出力する手段と、前記メモリへ書込み信号
を供給する手段とを具備してなるディスプレイコントロ
ーラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106092A JPH0786743B2 (ja) | 1984-05-25 | 1984-05-25 | ディスプレイコントローラ |
| DE3587934T DE3587934T2 (de) | 1984-05-25 | 1985-05-22 | Videoanzeigesteuerungssystem. |
| US06/736,828 US4660070A (en) | 1984-05-25 | 1985-05-22 | Video display processor |
| EP85106297A EP0166204B1 (en) | 1984-05-25 | 1985-05-22 | Video display control system |
| DE198585106297T DE166204T1 (de) | 1984-05-25 | 1985-05-22 | Videoanzeigeprozessor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106092A JPH0786743B2 (ja) | 1984-05-25 | 1984-05-25 | ディスプレイコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249185A true JPS60249185A (ja) | 1985-12-09 |
| JPH0786743B2 JPH0786743B2 (ja) | 1995-09-20 |
Family
ID=14424899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106092A Expired - Lifetime JPH0786743B2 (ja) | 1984-05-25 | 1984-05-25 | ディスプレイコントローラ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4660070A (ja) |
| EP (1) | EP0166204B1 (ja) |
| JP (1) | JPH0786743B2 (ja) |
| DE (2) | DE3587934T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278287A (ja) * | 1989-04-20 | 1990-11-14 | Fujitsu Ltd | ビデオ信号合成方式 |
| JPH06118925A (ja) * | 1992-08-18 | 1994-04-28 | Fujitsu Ltd | ビデオデータ変換処理装置とビデオデータ変換装置を有する情報処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4791476A (en) * | 1986-07-18 | 1988-12-13 | Texas Instruments Incorporated | Device for the composition of color component signals from luminance and chrominance signals and video display device comprising the application thereof |
| US4796203A (en) * | 1986-08-26 | 1989-01-03 | Kabushiki Kaisha Toshiba | High resolution monitor interface and related interfacing method |
| US4855813A (en) * | 1987-12-11 | 1989-08-08 | Russell David P | Television image processing system having capture, merge and display capability |
| JP2748562B2 (ja) | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | 画像処理装置 |
| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
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| JP2956738B2 (ja) * | 1993-04-27 | 1999-10-04 | 株式会社メルコ | 映像表示装置およびコンピュータ |
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-
1984
- 1984-05-25 JP JP59106092A patent/JPH0786743B2/ja not_active Expired - Lifetime
-
1985
- 1985-05-22 EP EP85106297A patent/EP0166204B1/en not_active Expired - Lifetime
- 1985-05-22 DE DE3587934T patent/DE3587934T2/de not_active Expired - Lifetime
- 1985-05-22 US US06/736,828 patent/US4660070A/en not_active Expired - Lifetime
- 1985-05-22 DE DE198585106297T patent/DE166204T1/de active Pending
Patent Citations (1)
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| US6441858B1 (en) | 1992-08-18 | 2002-08-27 | Fujitsu Limited | Image data conversion processing device and information processing device having the same |
| US6522362B1 (en) | 1992-08-18 | 2003-02-18 | Fujitsu Limited | Image data conversion processing device and information processing device having the same |
| US6714251B2 (en) | 1992-08-18 | 2004-03-30 | Fujitsu Limited | Image data conversion processing device and information processing device having the same |
| US7102687B2 (en) | 1992-08-18 | 2006-09-05 | Fujitsu Limited | Image data conversion processing device and information processing device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166204A2 (en) | 1986-01-02 |
| US4660070A (en) | 1987-04-21 |
| DE3587934D1 (de) | 1994-11-17 |
| DE3587934T2 (de) | 1995-03-02 |
| EP0166204B1 (en) | 1994-10-12 |
| EP0166204A3 (en) | 1990-02-28 |
| DE166204T1 (de) | 1986-04-30 |
| JPH0786743B2 (ja) | 1995-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |