JPS61279889A - 画素拡大表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １五光１ 本発明は、画素拡大表示装置に関し、特に原映像信号の
画素を拡大して表示させる走査線方式の画素拡大表示装
置に関するものである。

九且且１１ 第４図に、画像メモリ装置の一般的な構成を示　　　　
［す。図において、映像信号はＡ／Ｄ　（アナログ／　
　　　′ディジタル）変換器１および同期、カラーバー
スト分離０路江供給ざ４る・Ａ／Ｄ変換３１１；−人　
　　　１、］′：・ 力された映像信号は、同期、カラーバース１〜分離　　
　　、・、・′１ 回路２から、の同期信号にロックしたクロックパル　　
　　、、・、４スで標本化され、メモリ３に所定のアド
レスから　　　　：！、 １・′□ 順次書き込まれる。この出込みタイミングは、同　　　
　１ｊ、。

・１・゛ 期、カラーバースト分離回路２からの同期信号に　　　
　；）し・ 同期して書込みパルス発生回路４から発生される　　　
　：）１＋ １！ 書込みパルスによって制御される。　　　　　　　　　
　　１１１１゜ 一方、メモリ３の格納データは、基準同期信号　　　　
１：・ｉ′ｊ に同期して読出しパルス発生回路５から発生され　　　
　：）□る読出しパルスにより所定のアドレスから読み
出　　　　　１．二される。この読み出されたデータは
、Ｄ／Ａ　（デ　　　　　：）ト ビジタル／アナログ）変換器６でアナログ信号に　　　
　“・変換されて出力される。書込み、読出しパルス発
生回路４．５からの書込み、読出しパルスはスイッチ７
を介して択一的にメモリ３に供給される。

メモリ３としては、例えば号ンプリング周波数が１０．
７ＭＨｚ　　＜通常、色副搬送波の３又は４倍のクロッ
クでサンプリングされる）、８ビツトのディジタルデー
タを１フレ一ム分だけ格納するとした場合、約３００に
バイトの容量のフレームメモリが必要である。そして、
かかる画像メモリ装置によれば、種々の特殊画像再生効
果を得ることができるのである。

ところで、かかる画像メモリ！！ｉｆｆを用いて画素を
拡大する場合は、マイクロコンビｌ−夕によりメモリ３
の格納データの修正を行ない、さらに各部回路が実際に
動作するために必要なデータを計算した後、メインメモ
リに送出することにより、画素の拡大が行なわれる（こ
の回路構成に関しては図示されていない）。

このように、上述した画像メモリ装置を画素拡大の目的
で使用する場合には、当該画像メモリ装置では、回路構
成が複雑になる上、メモリ容部も大きすぎ、部品点数の
多さから、信頼性、コストなどの点で問題があった。

１団立ＩＪ 本発明は、上記のような従来の欠点を除去すべくなされ
たもので、最大１ライン分のメモリ容量を有する画像メ
モリと簡単な回路構成にて画素を拡大表示できる画素拡
大表示装置を提供することを目的とする。

本発明による画素拡大表示装置は、走査線方式の画素拡
大表示装置であって、原映像信号を量子化して得られる
映像信号データを所定数の走査線毎に１Ｆ１期間だけ選
択的に通過せしめる選択手段と、この選択手段の出力デ
ータを格納しかつ前記所定数の走査線毎に格納データを
更新する記憶手段と、前記選択手段又は前記記憶手段か
ら出力される原映像信号の１画素に対応するデータを原
映像信号の所定画素数に対応する期間だけ保持する保持
手段と、前記選択手段、記憶手段および保持手段を制御
する制御手段とを備えた構成となっている。

ＪＬＪ 以下、本発明の実施例を図に基づいて詳細に説明する。

第１図は、本考案の一実施例を示すブロック図である。

図において、原映像信号であるＲＧＢ信号を入力とする
Ａ／Ｄ変換器１０の出力端はデータバスを介して選択手
段としての３ステートバツフア１１の入力端に接続され
ている。３ステートバツフア１１の出力端はデータバス
を介して保持手段としてのＤ−ＦＦ（Ｄ形フリップフロ
ップ）１２および記憶手段であるＲＡＭ　（ランダムア
クセスメモリ）１３の各入力端に接続されている。

Ｄ−ＦＦ１２の出力データはＤ／Ａ変換器１４でアナロ
グ信号に変換された後、ＣＲＴ１５に供給される。

コントローラ１６の入力端には、データバスおよび制御
１ｌＩＩＡを介してＣＰＬＪ　（中央処理装置）および
ｆ／Ｆ　（インターフェース）回Ｎ１７の出力端が接続
されている。コントローラ１６の出力端は、制御線を介
して３ステートバツフア１１、Ｄ−ＦＦ１２およびＲＡ
Ｍ１３の各制御入力端に接続されている。

第２図に、第１図におけるコントローラ１６の構成を示
す。図において、入力段にはレジスタ１８が設けられて
おり、このレジスタ１８の出力端はデータバスを介して
プログラム式カウンタ（例えば７４ＬＳ１６１）１９お
よび２０の各データ入力端に接続されている。プログラ
ム式カウンタ１９はクロック（ＣＬＯＣＫ）パルスをク
ロック入力（Ｔ）とし、そのキャリー出ノ］　（Ｃｏ　
）は２人力ＮＯＲゲート２１の一方の入力となる。ＮＯ
Ｒゲート２１は水平同期パルスを他方の入力とし、その
出力はプログラム式カウンタ１９のロード入力（ＬＯＡ
Ｄ）となると共に、リップルカウンタ２２のクロック入
力（Ｔ）となり、さらに論理演算回路２３にも供給され
る。リップルカウンタ２２は水平同期パルスをリセット
入力（ＲＥＳＥＴ）とし、その出力はアドレス信号とし
てＲＡＭ１３に供給される。論理演算回路２３はＮＯＲ
ゲート２１の出力を論理演算することによって、３ステ
ートバツフア１１、Ｄ−ＦＦ１２およびＲＡＭｌ３（第
１図示）に対する制御信号を生成する。

一方、プログラム式カウンタ２０は水平同期パルスをク
ロック入力（Ｔ）とし、そのキャリー出力（Ｃｏ　）は
２人力ＮＯＲゲート２１の一方の入力となる。ＮＯＲゲ
ート２１は垂直同期パルスを他方の入力とし、その出力
はプログラム式カウンタ２０のロード入力（ＬＯＡＤ）
となる。

第３図は、ＣＲＴ１５上のドツトを格子で示し、水平方
向の座ζを’　Ｉ　＊　ｊ　２　＋・・・・・・、１×
、垂直方向の座標をｍ、、ｍ２　、・・・・・・、ｍＹ
で示している。

次に、かかる構成において、例えば１ドツトの画素を縦
横４ドツトの画素に拡大する場合の回路動作について説
明する。

まず、第１図において、コントローラ１６はＣＰＵおよ
びＩ／Ｆ回路１７の指示に従いＡ／Ｄ変換器１０でディ
ジタル化されたＲＧＢデータについて１ライン（走査線
）目（ｍ＋）では、最初のドツトで３ステートバツフア
１１をバッファ動作させ、同時にＲＡＭ１３に対してそ
の画素データをメモリ１３に格納Ｊべき制御を行なうと
共に、Ｄ−ＦＦ１２に対しそのデータをラッチすべき制
御を行なう。そして、これと同様な動作を４ドツトおき
に行なう。

この動作を第２図に基づいてさらに詳述するに、画素を
縦横４倍に拡大することを内容としたデータは、レジス
タ１８を介してプログラム式カウンタ１９．２０に入力
される。プログラム式カウンタ１９はクロックパルスを
カウントし、クロックパルスを３個カウントした時点か
ら次のクロックパルスの立上がりまで高レベルのキャリ
ー出力　　　　　、′（Ｃｏ）を発生する。これにより
、ＮＯＲゲート２１の出力は低レベルとなり、プログラ
ム式カウ　　　　′：ンタ１９をプリセットすると共に
、ＲＡＭアドレス用０“ハブ″カウンタ２２を”ラント
アップし・　　　　旨ＲＡＭアドレスをセットする。さ
らに、ＮＯＲゲ　　　　１゜−ト２１の出ノ〕に基づい
て論理演算回路２２は、第１図における３ステートバツ
フア１１、Ｄ−ＦＦ１２およびＲＡＭ１３を制御する。

すなわち、１ライン目では、第３図において（ｆＪ　１
．　ｍ＋　＞の画素データがＲＡＭ１３に格納されると
共に、そのデータは（ρ５．ｍ、）までＤ−ＦＦ１２に
ラッチされ、これにより（４１＋　。

ｍ＋）、（ｊ２．ｍ＋＞、（ｆＪ３．ｍ＋）および（ｆ
Ｊ４．ｍ＋）には同一の画素データが表示される。この
動作を繰り返すことで、４ドツトおきにその最初のドラ
１−と同じデータが４ドッ；〜づつ表示されることにな
る。

次に、２，３．４ライン目（ｍ２　、ｍ３．ｍ４）では
、第１図のコントローラ１６は、３ステートバツフア１
１を高インピーダンスにすると共に、ＲＡＭ１３に対し
て画素データを読み出すべき制御を行ない、Ｄ−ＦＦ１
２にはそのデータをラッチすべき制御を行なう。この動
作を第２図に基づいてさらに詳述するに、まず、ＲＡＭ
アドレス用のりップルカウンタ２２は２ライン目開始前
に水平同期パルスによりてリセットされる・プ０グラ　
　　　）ム式カウンター９の動作は、３ステートバツフ
ア１１およびＲＡＭ１３の制御以外は１ライン目の　　
　　［：・ 動作と同じである。　　　　　　　　　　　　　　　　
　　：□ すなわち、２，３．４ライン目（ｍ２．ｍ３　、　　　
　　　ｌ“：・□。

ｍ４）では、４ドツトごとにＲＡＭ１３の格納デ　　　
　　。

−タ（１ライン目で読み込んだデータ）をＤ−Ｆ　　　
　　ＩＦ１２でラッチすることによって１ライン目と同
　　　　□；１、 じデータを表示することができるのである。この　　　
　。

□ 動作によってその左上（第３図）の１ドツ１〜の画　　
　　、。

□。

素データによる縦横４ドツトの画素が完成する。　　　
　　、ｒ、８、４ラインが終了すると、水平同期パルス
をカラン　　　　：・。

１′、）・ トするプログラム式カウンタ２０はそのキャリー　　　
　　ｒ。

出力（Ｇｏ）がＮＯＲゲート２４を介しＴ　Ｏ−ト：。

入力（ＬＯＡＤ）となることによって、垂直方向　　　
　　・）′１） のカウンタ２０をプリセット状態にする。これに　　　
　　ゝ）・；。

より、上記一連の動作は初期状態に戻り、その動　　　
　昌ｊ 作を繰り返す。　　　　　　　　　　　　　　　　　　
　　ぐ（６さらに換言するならば、ディジタル化された
Ｒ　　　　　　１１、）ｊ、 ＧＢデータは３ステートバツフア１１により４ラ　　　
　　１１□・″イン毎にＩＨ（水平走査）期間だけ通過
せしめられ、ＲＡＭ１３に格納される。ＲＡＭ１３に格
納されたデータは４ライン毎に更新される。Ｄ−ＦＦ１
２は３ステートバツフア１１又はＲＡＭ１３から出力さ
れる原映像信号の１画素（１ドツト）に対応するデータ
を原映像信号の４画素（４ドツト）に対応する期間だけ
保持し、Ｄ／Ａ変換器１４を介してＣＲＴｌ５に供給す
る動作をなす。これにより、ＲＡＭ１３として、最大１
ライン分のメモリ容量を有するメモリを用いれば良いこ
とになる。

なお、上記実施例では、１ドツトを縦横４倍に拡大する
ものについて説明したが、ＣＰＵおよびＩ／Ｆ回路１７
のデータを変えることにより、ＣＲＴｌ　５の枠内で任
意に画素の・大きさを変化させることが可能である。

また、上記実施例では、プログラム式カウンタ１９．２
０に対して単一のレジスタ１８を用いているが、これら
カウンタ１９，２０にそれぞれ別のレジスタを用いるこ
とも可能である。この場合、画素を正方形のみでなく長
方形に拡大したり、水平方向のドツト間隔が垂直方向に
比較して等しくなくても、画素を正確に正方形に拡大で
きるという効果が得られる。また、カウンタ１９．２０
のプログラムは、ＣＰＵ１７によるレジスタ１８のセッ
トのみならず、機械的スイッチなどによっても行なうこ
とができる。

さらに、第１図でＤ−ＦＦ１２の出力をＤ／Ａ変換器１
４を介してＣＲＴＩ　５に供給しているが、当該出力を
画像データ取込機能のあるコンピュータへ供給するよう
にしても何らさしつかえない。

また、Ａ／Ｄ変換器１０の入力としてＲＧＢ信号を用い
ているが、輝度信号等を用いても良い。

第１図において、３ステートバツフア１１の入力として
Ａ／Ｄ変換器１０の出力データが供給されているが、コ
ンピュータの画像データの様なディジタル画像データを
用いても良い。

ｌ且立且」 以上説明したように、本発明による画素拡大表示装置に
よれば、最大１ライン分のメモリ容量を有する画像メモ
リと簡単な回路で画素を自由に拡大できるので、従来の
ものと比較して回路構成を簡略化でき、それに伴う部品
点数の削減から回路の高信頼性、さらにはコスト低減等
の優れた効果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるコントローラの具体的構成を示すブロッ
ク図、第３図はＣＲＴ上のドツトを格子で示した図、第
４図は画像メモリ装置の一般的な構成を示すブロック図
である。 主要部分の符号の説明 １１・・・・・・３ステートバツフア １２・・・・・・Ｄ形フリップフロップ１３・・・・・
・ランダムアクセスメモリ１６・・・・・・コントロー
ラ １９．２０・・・・・・プログラム式カウンタ２２・・
・・・・リングカウンタ 箆１Ｉ２１ 暴２図

Claims (1)

【特許請求の範囲】
1. 走査線方式の画素拡大表示装置であって、映像信号デー
   タを所定数の走査線毎に１Ｈ期間だけ選択的に通過せし
   める選択手段と、前記選択手段の出力データを格納しか
   つ前記所定数の走査線毎に格納データを更新する記憶手
   段と、前記選択手段又は前記記憶手段から出力される原
   映像信号の１画素に対応するデータを原映像信号の所定
   画素数に対応する期間だけ保持する保持手段と、前記選
   択手段、記憶手段および保持手段を制御する制御手段と
   を備えたことを特徴とする画素拡大表示装置。