JP2002040999A - インタフェース回路および液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】低コストのインタフェース回路システムおよび
液晶表示装置を提供する。 【解決手段】Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に分
割されたアナログビデオ信号をそれぞれ各フレームでも
って順次切り替えるアナログマルチプレクサと、このア
ナログマルチプレクサより送出されたアナログビデオ信
号をデジタル信号に変換するアナログ−デジタル変換回
路と、アナログ−デジタル変換回路より出力されたデジ
タル信号を記憶する記憶装置と、この記憶装置に記憶さ
れたデジタル信号を読み出し液晶表示制御信号に加工し
出力するコントローラと、クロック発生回路とによって
構成して液晶表示に用いるインタフェース回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログＲＧＢ信
号を液晶表示装置に表示するためのインタフェース回路
に関するものである。さらに本発明のインタフェース回
路を搭載した液晶表示装置に関するものである。

【０００２】

【従来の技術】従来、パソコン用のモニターとしては、
ＣＲＴが多く用いられてきたが、近年、省スペースの要
求に対して、液晶表示装置をモニターとして使うケース
が増えている。

【０００３】液晶表示装置としては、ＴＦＴに代表され
るアクティブマトリクス型液晶表示装置と、ＳＴＮに代
表される単純マトリクス液晶表示装置がある。これらの
液晶表示装置では、特に、ＴＦＴにおいては信号の劣化
に対する対処、ならびにＳＴＮにおいては液晶の制御が
点灯、消灯の２値で行われる等の理由から表示信号はデ
ジタル信号の形態をとるのが一般的である。

【０００４】ところが、ＣＲＴは、アナログ信号を表示
信号として用いており、通常、パソコン等の機器におい
ては、ＣＲＴ用のアナログ信号出力は標準で装備されて
いるが、液晶表示装置用のデジタル信号は装備されてい
ない。

【０００５】そのため、パソコン等の機器に液晶表示装
置をモニターとして使用する場合、信号を変換するイン
タフェース回路が必要となる。特に、このインタフェー
ス回路において、アナログ信号をデジタル信号に変換す
るアナログ−デジタル変換回路は、必須となっている。

【０００６】アナログ信号の形態について、図６および
図７により説明する。

【０００７】図６はアナログ信号の形態を示すタイミン
グ図、図７はＣＲＴの走査の形態を示した図である。

【０００８】図６において、Ｒは赤、Ｇは緑、Ｂは青の
アナログ信号であり、各色を発色させるものである。ア
ナログ信号は、電圧レベルでその輝度を表現しており、
高いレベルほど明るくなることを示している。また、Ｈ
は水平同期信号、Ｖは垂直同期信号である。水平同期信
号は、ＣＲＴの電子ビームが水平方向の走査を開始する
タイミングに同期しており、また、垂直同期信号は、垂
直方向の走査を開始するタイミングに同期している。水
平方向の走査に要する期間を水平走査期間、垂直方向の
走査に要する期間を垂直走査期間と呼ぶ。アナログ信号
は、実際に表示される表示期間と、表示されない帰線期
間で構成される。

【０００９】図７において、実線の矢印が表示期間、破
線の矢印が輝線期間を示している。ＣＲＴの電子ビーム
は左上方から水平方向の走査を開始し、水平方向にＮ回
の走査を下方に向かって順次繰り返し、右下方で１回の
走査を完了する。この走査が、常に繰り返され表示が行
われる。１回の走査で表示される画面の単位をフレーム
と呼ぶ。また、Ｒ，Ｇ，Ｂ，Ｈ，Ｖを合わせてアナログ
ＲＧＢ信号と一般に称されている。

【００１０】次に上記のアナログＲＧＢ信号を、単純マ
トリクス液晶表示装置の制御信号に変換する従来の方法
について、図４と図５により説明する。

【００１１】図４は、従来のアナログＲＧＢ信号をＳＴ
Ｎ制御信号に変換するインタフェース回路の構成を示す
ブロック図である。

【００１２】インタフェース回路４１には、外部よりア
ナログ信号Ｒ、Ｇ、Ｂ、水平同期信号Ｈ、垂直同期信号
Ｖが入力され、単純マトリクス液晶表示装置４８に制御
信号が出力される。

【００１３】インタフェース回路４１には、Ｒ用アナロ
グ−デジタル変換回路４２、Ｇ用アナログ−デジタル変
換回路４３、Ｂ用アナログ−デジタル変換回路４４、ク
ロック発生回路４５、メモリ４６、コントローラ４７が
設けられている。Ｒ、Ｇ、Ｂ用の各アナログ−デジタル
変換回路４２〜４４にはクロック発生回路４５からクロ
ック信号ＣＬＫが入力され、ＣＬＫに同期して、それぞ
れ数ビットのデジタルデータＤＲ、ＤＧ、ＤＢに変換さ
れメモリ４６に入力される。

【００１４】メモリ４６には、クロック発生回路４５よ
りＣＬＫおよびコントローラ４７より制御信号が入力さ
れ、ＤＲ、ＤＧ、ＤＢの書き込み動作が行われる。メモ
リ４６に書き込まれたＤＲ、ＤＧ、ＤＢは、コントロー
ラ４７からの制御信号により適当なタイミングでコント
ローラ４７に読み出され、単純マトリクス液晶表示装置
４８の表示信号に加工され単純マトリクス液晶表示装置
４８に出力される。

【００１５】図５は、従来のインタフェース回路のメモ
リ４６の動作を示すタイミング図である。

【００１６】メモリ４６にはアドレス制御が不要であ
り、書き込み動作と読み出し動作が非同期で行えるＦＩ
ＦＯメモリが用いられる。ＦＩＦＯメモリの書き込み動
作は、ライトリセット信号とライトクロック信号とライ
トイネーブル信号により制御され、ライトデータは、ア
ナログ信号をアナログ−デジタル変換回路によって変換
したデジタル信号ＤＲ、ＤＧ、ＤＢが同時に入力され
る。

【００１７】メモリ４６のライトアドレス番地は、ライ
トリセット信号により０番地にリセットされ、ライトク
ロック毎にカウントアップする。カウントアップは、ア
ナログ−デジタル変換回路の出力に同期させて行う。ラ
イトイネーブル信号がイネーブル状態にある時、各アド
レス番地のタイミングで入力されたライトデータが、各
アドレス番地に記憶される。メモリ４６はデジタルデー
タＤＲ、ＤＧ、ＤＢが送られている間、常時イネーブル
状態となり、１つのライトアドレスにはアナログ−デジ
タル変換回路４２〜４４から順次送られてくる、画面上
の同一座標の位置に相当する各Ｒ、Ｇ、Ｂデジタルデー
タが書き込まれる。

【００１８】例えば、アドレス０番地には、座標（０，
０）の位置のＲデジタル信号ＤＲ（０，０）とＧデジタ
ル信号ＤＧ（０，０）とＢデジタル信号ＤＢ（０，０）
が同一タイミングで書き込まれる。同様に、アドレス１
番地には、Ｒデジタル信号ＤＲ（１，０）とＧデジタル
信号ＤＧ（１，０）とＢデジタル信号ＤＢ（１，０）、
以下、アドレス２番地以降についても、アナログ信号が
送られてくる順に、アナログ−デジタル変換されたデジ
タル信号ＤＲ，ＤＧ，ＤＢがメモリアドレスに順次書き
込まれていく。

【００１９】次に読み出し時について説明する。ＦＩＦ
Ｏメモリの読み出し動作は、リードクロック信号とリー
ドイネーブル信号、リードリセット信号により制御さ
れ、リードデータは各アドレスに記憶された複数ビット
のライトデータが同一データ幅で同時に出力される。メ
モリのリードアドレス番地は、リードリセット信号によ
り０番地にリセットされ、リードクロック毎にカウント
アップする。リードイネーブル信号がイネーブル状態に
ある時、各アドレス番地のカウントアップに応じてライ
トデータとして記憶されたデータがリードデータとして
出力される。

【００２０】例えば、リードリセット信号により、リー
ドアドレスは０番地になり、そのときリードデータは、
アドレス０番地に書き込まれたデータＤＲ（０，０）、
ＤＧ（０，０）、ＤＢ（０，０）を同時に出力する。リ
ードクロックにより、アドレスが１番地になった瞬間、
アドレス１番地に書き込まれたデータＤＲ（１，０）、
ＤＧ（１，０）、ＤＢ（１，０）を同時に出力する。以
下、クロックが入力される毎に、アドレス番地のカウン
トアップが行われ、各アドレス番地に書き込まれたデー
タが順次読み出される。

【００２１】読み出されたリードデータは、液晶表示装
置の表示信号にコントローラ４７内部で変換されて出力
される。

【００２２】図８は、単純マトリクス液晶表示装置の構
成を示すブロック図、図９は単純マトリクス液晶表示装
置の動作を示すタイミング図である。

【００２３】図８において、液晶パネル８５の水平方向
にはデータドライバ８１が接続され、垂直方向にはコモ
ンドライバ８２が接続される。データドライバ８１には
信号ＬＯＡＤ、ＣＰ、Ｄ７〜０が入力され、コモンドラ
イバ８２にはＦＲＭ、ＬＯＡＤが入力される。液晶パネ
ルには、図８に示すように画素Ｒ（０，０）、Ｇ（０，
０）、Ｂ（０，０）、・・・が配列されている。

【００２４】図９において、ＦＲＭは垂直方向コモンド
ライバ８２の走査開始のタイミングを与える信号で、Ｆ
ＲＭがハイレベル期間のＬＯＡＤの立ち下がりに同期し
て、コモンドライバ８２の第０番目の走査ライン８４に
選択パルスが出力され垂直方向の走査が開始する。以
下、ＬＯＡＤ立ち下がり毎に、第Ｎ番目の走査ライン８
４まで順次選択パルスが出力される。

【００２５】また、ＬＯＡＤ信号はデータドライバ８１
のデータのラッチ及び出力の開始タイミングを与える信
号で、ＣＰはデータラッチクロック、Ｄ７〜０はデータ
である。まず、ＬＯＡＤ立ち下がり後、最初に画素Ｒ
（０，０）、Ｇ（０，０）、Ｂ（０，０）、Ｒ（１，
０）、・・・、Ｇ（２，０）に相当するデータがＤ７〜
０に送られ、ＣＰの立ち下がりでデータドライバ８１に
ラッチされる。続いて、画素Ｂ（２，０）、・・・、Ｒ
（５，０）に相当するデータがＤ７〜０に送られ次のＣ
Ｐ立ち下がりでデータドライバ８１にラッチされる。以
下、同様に順次送られてくるデータを、ＣＰの立ち下が
り毎にラッチし、水平方向の最後のデータＢ（Ｍ，０）
がラッチされた後、ＬＯＡＤの立ち下がりで、これらの
データに応じた出力が、Ｒ０〜ＢＭのデータライン８３
に出力される。ＦＲＭ、ＬＯＡＤ、ＣＰのタイミング信
号、およびＤ７〜０のデータ信号はコントローラ内部で
生成される。特に、Ｄ７〜０は、メモリから読み出した
各画素のデータＤＲ、ＤＧ、ＤＢより特定のアルゴリズ
ムにより生成されるものである。第ｎ番目の走査ライン
８４が選択パルスにより選択された時の第ｍ番目のデー
タライン８３の出力レベルに応じて画素（ｍ，ｎ）は点
灯または消灯する。

【００２６】

【発明が解決しようとする課題】しかしながら、上記の
構成の従来技術によれば、同時に送られてくるＲ、Ｇ、
Ｂのアナログ信号を同時に処理するためアナログ−デジ
タル変換回路が、Ｒ，Ｇ，Ｂの各アナログ信号に対して
必要となっていた。

【００２７】ちなみに、アナログ−デジタル変換回路
は、インタフェース回路にとってコスト的に大きな比重
を占める回路であり、システムが高価になる要因となっ
ていた。

【００２８】本発明は叙上に鑑みて完成されたものであ
り、その目的は表示品位を損なうことなく、従来にて
Ｒ、Ｇ、Ｂ毎に３回路要したアナログ−デジタル変換回
路を１回路でもって動作可能とし、これによって、安価
なインタフェース回路を提供することにある。

【００２９】

【課題を解決するための手段】本発明のインタフェース
回路は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に分割さ
れたアナログビデオ信号をそれぞれ各フレームでもって
順次切り替えるアナログマルチプレクサと、このアナロ
グマルチプレクサより送出されたアナログビデオ信号を
デジタル信号に変換するアナログ−デジタル変換回路
と、アナログ−デジタル変換回路より出力されたデジタ
ル信号を記憶する記憶装置と、この記憶装置に記憶され
たデジタル信号を読み出し液晶表示制御信号に加工し出
力するコントローラと、クロック発生回路とによって構
成して液晶表示に用いることを特徴とする。

【００３０】また、本発明によれば、Ｒ、Ｇ、Ｂの各ア
ナログ信号をアナログマルチプレクサにより、フレーム
毎に切り替えてアナログ−デジタル変換し、メモリに記
憶させる手段において、フレーム毎にアナログマルチプ
レクサより出力されるＲ、Ｇ、Ｂのデジタル信号を，メ
モリのアドレス番地３Ｎ、３Ｎ＋１、３Ｎ＋２（但しＮ
は整数）に分けて記憶することを特徴とする。

【００３１】本発明の液晶表示装置は、かかる本発明の
インタフェース回路を搭載したことを特徴とする。

【００３２】

【発明の実施の形態】図１〜図３により本発明を詳述す
る。図１は本発明のインタフェース回路の構成を示すブ
ロック図である。図２はアナログマルチプレクサの動作
を示すタイミング図である。また、図３はメモリの動作
を示すタイミング図である。

【００３３】図１に示すとおり、インタフェース回路１
１には、外部よりアナログ信号Ｒ、アナログ信号Ｇ、ア
ナログ信号Ｂおよび水平同期信号Ｈ、垂直同期信号Ｖが
入力され、単純マトリクス液晶表示装置１７に制御信号
を出力する。

【００３４】インタフェース回路１１内には、アナログ
マルチプレクサ１２、アナログ−デジタル変換回路１
３、クロック発生回路１４、メモリ１５、コントローラ
１６が設けられている。

【００３５】アナログマルチプレクサ１２には、アナロ
グ信号Ｒ、Ｇ、Ｂが入力され、コントローラ１６からの
制御信号ＳＷＣによりいずれかが選択され、アナログ信
号ＡＲＧＢが出力される。

【００３６】アナログ−デジタル変換回路１３にはクロ
ック発生回路１４からクロック信号ＣＬＫが入力され、
クロック信号ＣＬＫに同期して、デジタル信号ＤＲＧＢ
に変換され、一旦、コントローラ１６に入力される。

【００３７】コントローラ１６内では、データが蓄積さ
れ、同時にメモリ１６に出力する。また、メモリ１５に
は、クロック発生回路１４よりクロック信号ＣＬＫおよ
びコントローラ１６より制御信号が入力され、デジタル
信号ＤＲＧＢの書き込み動作が行われる。メモリ１６に
書き込まれたデジタル信号ＤＲＧＢは、コントローラ１
６からの制御信号により適当なタイミングでコントロー
ラ１６に読み出され、単純マトリクス液晶表示装置１７
の制御信号に加工される。

【００３８】図２は本発明のアナログマルチプレクサの
動作を示すタイミング図であって、アナログ信号Ｒ、
Ｇ、Ｂは、アナログマルチプレクサ１２に同時に入力さ
れ、フレーム毎に順次選択されて出力される。

【００３９】アナログマルチプレクサ１２から出力され
た信号をアナログ信号ＡＲＧＢとし、特にＲが選択され
て出力されている場合をＡＲＧＢ（Ｒ）、Ｇが選択され
て出力されている場合をＡＲＧＢ（Ｇ）、Ｂが選択され
て出力されている場合をＡＲＧＢ（Ｂ）とする。

【００４０】例えば、第１フレームにおいてはアナログ
信号Ｒを選択し、アナログ信号ＡＲＧＢはアナログ信号
Ｒと同一の出力ＡＲＧＢ（Ｒ）となる。次に第２フレー
ムにおいては、アナログ信号Ｇを選択し、第３フレーム
においては、アナログ信号Ｂを選択する。第４フレーム
以降は、第１〜３フレームの選択動作を繰り返す。

【００４１】また、図３は本発明のメモリの動作を示す
タイミング図である。

【００４２】第１フレームにおいては、アナログマルチ
プレクサ１２の選択動作により、アナログ信号ＡＲＧＢ
（Ｒ）をアナログ−デジタル変換した信号ＤＲＧＢ
（Ｒ）がメモリ１５に記憶される。

【００４３】ＤＲＧＢ（Ｒ）は、一旦、コントローラ１
６に入力され、３ドット分、すなわち（０，０）〜
（２，０）座標のデータを蓄積し、同時に、メモリに出
力する。コントローラ内の蓄積動作は、従来、同一座標
のＲ、Ｇ、Ｂのデータを同時にメモリの同一アドレスに
書き込んでいたのに対し、本発明においては、同一アド
レスにＲ、もしくはＧ、Ｂのみを書き込むためにデータ
のビット幅を合わせるものである。メモリ１５のライト
アドレスは、ライトリセット信号の入力により、０番地
にリセットされ、クロック毎にカウントアップする。

【００４４】ライトイネーブル信号は、メモリ１５のア
ドレス番地が０、３、６、・・・のときにイネーブルと
する。かくしてＤＲＧＢ（Ｒ）のデジタル信号は、アド
レス番地０、３、６、・・・に書き込まれる。

【００４５】次に第２フレームにおいては、メモリのラ
イトイネーブル信号は、メモリのアドレス番地が、１、
４、７、・・・のときにイネーブル状態となるようにす
る。従って、ＤＲＧＢ（Ｇ）のデジタル信号は、アドレ
ス番地１、４、７、・・・に書き込まれる。

【００４６】同様に、第３フレームにおいては、ＤＲＧ
Ｂ（Ｂ）のデジタル信号が、アドレス番地２、５、８、
・・・に書き込まれる。第４フレーム以降は、第１〜３
フレームの動作の繰り返しとなる。この一連の書き込み
動作により、デジタル信号ＤＲＧＢは、アドレス０番地
にＤＲＧＢ（０，０）（Ｒ）、ＤＲＧＢ（１，０）
（Ｒ）、ＤＲＧＢ（２，０）（Ｒ）が書き込まれ、アド
レス１番地にＤＲＧＢ（０，０）（Ｇ）、ＤＲＧＢ
（１，０）（Ｇ）、ＤＲＧＢ（２，０）（Ｇ）、アドレ
ス２番地にＤＲＧＢ（０，０）（Ｂ）、ＤＲＧＢ（１，
０）（Ｂ）、ＤＲＧＢ（２，０）（Ｂ）が書き込まれ
る。更に、アドレス３番地にはＤＲＧＢ（３，０）
（Ｒ）、ＤＲＧＢ（４，０）（Ｒ）、ＤＲＧＢ（５，
０）（Ｒ）となり以下同様に繰り返され記憶される。

【００４７】次に、メモリ１５からの読み出しについて
説明する。

【００４８】メモリ１５からの読み出しは、書き込みと
は非同期で行われる。アドレス番地をリードクロックに
より順次カウントアップし、アドレス番地０、１、２、
３、・・・の順にデータを読み出す。メモリアドレス０
番地からは、ＤＲＧＢ（０，０）（Ｒ）、ＤＲＧＢ
（１，０）（Ｒ）、ＤＲＧＢ（２，０）（Ｒ）が同時に
読み出され、続いて１番地からはＤＲＧＢ（０，０）
（Ｇ）、ＤＲＧＢ（１，０）（Ｇ）、ＤＲＧＢ（２，
０）（Ｇ）、２番地からはＤＲＧＢ（０，０）（Ｂ）、
ＤＲＧＢ（１，０）（Ｂ）、ＤＲＧＢ（２，０）（Ｂ）
が順次読み出される。

【００４９】読み出されたデータは、コントローラ内部
でＤＲＧＢ（０，０）（Ｒ）、ＤＲＧＢ（０，０）
（Ｇ）、ＤＲＧＢ（０，０）（Ｂ）、ＤＲＧＢ（１，
０）（Ｒ）、ＤＲＧＢ（１，０）（Ｇ）、ＤＲＧＢ
（１，０）（Ｂ）、ＤＲＧＢ（２，０）（Ｒ）、ＤＲＧ
Ｂ（２，０）（Ｇ）、ＤＲＧＢ（２，０）（Ｂ）、と本
来の配列に並び替えられる。

【００５０】並び替えられたデータは特定のアルゴリズ
ムにより、各画素に応じた単純マトリクス液晶表示装置
の表示信号データＤ７〜０に変換され、単純マトリクス
液晶表示装置に制御信号ＬＯＡＤ、ＣＰ、ＦＲＭと共に
出力される。以下、従来技術に述べたのと同様の方法に
より液晶表示装置の画素の点灯及び非点灯動作により、
表示が行われる。

【００５１】

【発明の効果】以上のとおり、本発明の液晶表示に用い
るインタフェース回路によれば、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）の各色に分割されたアナログビデオ信号をそれ
ぞれ各フレームでもって順次切り替えるアナログマルチ
プレクサと、このアナログマルチプレクサより送出され
たアナログビデオ信号をデジタル信号に変換するアナロ
グ−デジタル変換回路と、アナログ−デジタル変換回路
より出力されたデジタル信号を記憶する記憶装置と、こ
の記憶装置に記憶されたデジタル信号を読み出し液晶表
示制御信号に加工し出力するコントローラと、クロック
発生回路とによって構成したことで、従来、３回路必要
であった高価なアナログ−デジタル変換回路が１回路で
構成できるため、安価なシステムとなり、その結果、低
コストのインタフェース回路システムおよび液晶表示装
置を提供することができた。

【００５２】また、本発明によれば、本来、１フレーム
で構成する画面を３フレームに分割して表示するが、人
間の視覚上、殆ど視認できないレベルであり、従来と遜
色ない表示品位が得られ、特に動画を扱うことが少ない
ＳＴＮ等の単純マトリクス液晶表示装置においては、３
フレーム間でアナログ信号が変化することも少ないた
め、表示品位の劣化は見られず、高品位の液晶表示装置
を提供することができた。

【図面の簡単な説明】

【図１】本発明のインタフェース回路の構成を示すブロ
ック図である。

【図２】本発明におけるアナログマルチプレクサ動作を
示すタイミング図である。

【図３】本発明に係るメモリの動作を示すタイミング図
である。

【図４】従来のインタフェース回路の構成を示すブロッ
ク図である。

【図５】従来のメモリの動作を示すタイミング図であ
る。

【図６】アナログ信号の形態を表すタイミング図であ
る。

【図７】ＣＲＴの走査の形態を示す説明図である。

【図８】単純マトリクス液晶表示装置の構成を示す説明
図である。

【図９】単純マトリクス液晶表示装置の動作を示すタイ
ミング図である。

【符号の説明】

１１．．．インタフェース回路、１２．．．アナログマ
ルチプレクサ、１３．．．アナログ−デジタル変換回
路、１４．．．クロック発生回路、１５．．．メモリ、
１６．．．コントローラ、１７．．．単純マトリクス液
晶表示装置、４１．．．インタフェース回路、４
２．．．Ｒ用アナログ−デジタル変換回路、４３．．．
Ｇ用アナログ−デジタル変換回路、４４．．．Ｂ用アナ
ログ−デジタル変換回路、４５．．．クロック発生回
路、４６．．．メモリ、４７．．．コントローラ、４
８．．．単純マトリクス液晶表示装置、８１．．．デー
タドライバ、８２．．．コモンドライバ、８３．．．デ
ータライン、８４．．．走査ライン、８５・・・液晶パ
ネル

フロントページの続き Ｆターム(参考） 2H093 NA07 NA43 NA64 NC13 NC21 NC24 NC29 NC49 ND17 ND50 ND54 NH15 5C006 AA22 AC21 AF02 AF03 AF04 AF81 BB11 BC12 BF02 BF24 FA52 5C080 AA10 BB05 CC03 DD22 DD27 EE29 EE30 GG02 GG10 JJ02 JJ04

Claims (2)

【特許請求の範囲】
1. 【請求項１】Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に分
   割されたアナログビデオ信号をそれぞれ各フレームでも
   って順次切り替えるアナログマルチプレクサと、このア
   ナログマルチプレクサより送出されたアナログビデオ信
   号をデジタル信号に変換するアナログ−デジタル変換回
   路と、アナログ−デジタル変換回路より出力されたデジ
   タル信号を記憶する記憶装置と、この記憶装置に記憶さ
   れたデジタル信号を読み出し液晶表示制御信号に加工し
   出力するコントローラと、クロック発生回路とによって
   構成して液晶表示に用いるインタフェース回路。
2. 【請求項２】請求項１のインタフェース回路を搭載した
   液晶表示装置。