JPH08211851A - ディスプレイ駆動装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来の性能を保持しながら、低コストで実現
可能なテ゛ィスフ゜レイ駆動装置を提供する。 【構成】 入力信号データを従来使用していた信号表示
用のソースドライバで用いられるラインメモリを用いて
倍速変換処理する第１の記憶保持手段104と、液晶パネ
ルに表示するために１水平同期期間の映像信号データを
保持するための第２の記憶保持手段106と、第１の記憶
保持手段104及び第２の記憶保持手段106との信号データ
をコントロールするためのデータ制御手段と、第１及び
第２の記憶保持手段の出力信号をＤ／Ａ変換するＤ／Ａ
変換手段107と、液晶パネルに表示するために出力電圧
を最適化するための出力回路108から構成される。液晶
駆動部のソースドライバ用の２個のラインメモリの内片
方のラインメモリを使用して倍速変換処理を行うために
倍速変換用に使用していたラインメモリが不要となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビデオなどのＡＶ機器や
パソコンなどのＯＡ機器において映像情報や文字情報を
画面表示するための液晶等のディスプレイを駆動するデ
ィスプレイ駆動装置に関するものである。

【０００２】

【従来の技術】ＴＦＴ(Thin_Film_Transistor)方式のマ
トリックス表示の中で、大画面(9インチ以上)パネルを
駆動する場合に適用されるディスプレイ駆動装置に関す
るものである。パネルが大画面化されると表示精度の向
上や高階調化やフリッカなどによるちらつきが顕著に目
立つためにディジタル処理による駆動や倍速変換による
ノンインターレース化の処理によりちらつきを防止す
る。

【０００３】大画面の液晶パネルを駆動する場合におい
て、ノンインターレース変換を採用している目的は通常
のインターレース信号をそのまま走査したのではインタ
ーラインフリッカ、ラインクローリングなどのインター
レース妨害や走査線の荒さが目立ち画質が粗になり画質
劣化の原因となっている点を解決するために行われる。
特に液晶画面においてはモニタ画面と異なりライン毎に
表示するためにインターレース走査では極端にちらつき
が目立つ。ＮＴＳＣ標準ビデオ信号の場合、水平同期周
波数は１５.７ＫＨｚであり、水平同期周波数の倍の３
１.４ＫＨｚの周波数に走査線数を倍増させて走査す
る。走査線数を倍増するためには入力信号をラインメモ
リ、フィールドメモリやフレームメモリを用いて読みだ
しクロックを書き込みクロックの２倍に設定し、２倍の
速度でデータを出力することにより行われている。

【０００４】従来、液晶駆動装置は液晶の性質すなわち
各フレームごとに極性の反転する交流信号で駆動すると
いう性質や液晶のドライブ方法によって、現在使用され
ているインターレース表示を行うと、ＣＲＴと比較して
フリッカによる画面のちらつきが大きく画質がかなり劣
化する。そこで液晶駆動装置は入力画像データに対して
ラインメモリ、フィールドやフレームメモリを用いて読
み出しクロックを書き込みクロックの２倍に設定し、２
倍の速度でデータを読み出す。信号データに応じて水平
同期周波数の出力を入力周波数の２倍にする。すなわち
ラインメモリによる構成では同じデータを２倍速し２回
走査することによりノンインターレース変換を行い、フ
ィールドやフレームメモリによる構成ではフィールド間
のデータを一水平期間ごとに切り換えて走査することに
よりノンインターレース変換を行う。従来、液晶表示は
２倍の走査線を用いて液晶を駆動している。液晶表示に
使われる信号はＲＧＢ信号を用いて行われるために各Ｒ
ＧＢ信号に対してノンインターレース変換を行う。液晶
表示においてはノンインターレース変換をＲＧＢ各信号
に対して行うためにラインメモリ、フィールドやフレー
ムメモリが各ＲＧＢ信号分のメモリ容量が必要になる。

【０００５】従来は倍速変換処理後にパネルの画素数や
インチ数に合わせてタイミングを制御する。タイミング
制御されたＲＧＢ信号は一水平同期期間(１Ｈ)内のＲＧ
Ｂ映像信号データを一方のラインメモリに保持し、残り
のラインメモリを用いて液晶画面に表示するのが一般的
である。液晶表示はモニタやＣＲＴ(Cathod_Ray_Tube)
表示とは異なり帰線走査が不要であるために、ライン毎
にメモリかシフトレジスタによりデータを１Ｈ分保持す
る。この処理は表示する際にソースドライバ側で行わ
れ、ラインの操作はゲートドライバ側で行う。液晶を表
示する際にラインメモリが２個以上必要な理由は液晶画
面は帰線走査が不要であるために、パソコンなどのＯＡ
機器では帰線区間が無い場合にはラインメモリが１個で
は処理スピードが追いつかないのが現状である。

【０００６】図１１に従来の液晶駆動装置の構成図を示
す。図１１はラインメモリを用いてノンインターレース
変換を行い、液晶パネルに表示する場合のメモリ保持回
路と出力回路により液晶のＴＦＴ(Thin_Film_Transisto
r)のソース電極側にＲＧＢ信号を供給する場合の図を示
す。図１１は、本発明に最も近い従来の技術例として文
献名「画像表示装置:特開昭62-145975号公報」を用いて
ラインメモリを用いて倍速変換を行う走査線変換処理を
説明するための図である。図１１はディジタル化された
復調映像信号であるＲＧＢ入力信号を各々の信号に対し
てラインメモリを備え、ＲＧＢ信号各々の入力信号を液
晶パネルの画素数や画素配列によりタイミングをコント
ロールし、表示用のラインメモリ及びシフトレジスタを
用いてライン毎にＲＧＢ信号データを一水平同期期間
(１Ｈ分)保持する。ＲＧＢデータ信号各々に対してライ
ンメモリで構成されていて、ラインメモリは２Ｈ分のメ
モリ容量をもつことになる。ラインメモリの１Ｈ分はタ
イミング処理されたデータ信号を保持するメモリであ
り、残りのラインメモリはライン毎に表示するための表
示用メモリである。表示用メモリは２個のラインメモリ
から構成されている。ラインメモリから出力するデータ
はディジタル信号であるためにデータ信号をディジタル
／アナログ変換により液晶駆動用にアナログ信号に変換
する。アナログ信号に変換して、液晶パネルに適正な電
圧を印加するために出力アナログアンプ及びバッファ回
路を用いて出力する。倍速変換制御手段を用いてデータ
信号と同期信号を２倍速走査することによりＬＣＤパネ
ルモジュールにデータを転送することにより液晶を駆動
する。

【０００７】図１１を用いて以下具体的な構成を説明す
る。４０１は入力Ｒ信号端子であり、４０２は入力Ｇ信
号端子であり、４０３は入力Ｂ信号端子である。復調さ
れた信号は各々同一のタイミングで入力される。４１２
は入力Ｒ信号に対して倍速変換処理を行うラインメモリ
であり、４１３は入力Ｇ信号に対して倍速変換処理を行
うためのラインメモリであり、４１４は入力Ｂ信号に対
して倍速変換処理を行うためのラインメモリである。４
１０は４１２、４１３、４１４の各ラインメモリとタイ
ミングラッチ回路４１５を含めたラインメモリ群であ
り、倍速変換制御手段４１１により４１２、４１３、４
１４のラインメモリ群のメモリの書き込みと読み出しと
を制御する。４１０内のラインメモリは１Ｈ区間の映像
信号のデータを保持する容量がある。ラインメモリの読
み出しクロックは書き込みクロック数の２倍の関係にあ
り、４１１はノンインターレース変換を行うために前述
したクロックの出力やラインメモリをコントロールす
る。４０４と４０６は液晶パネルに表示するためにライ
ンメモリ群４１０を受けてＲＧＢ信号を並列動作から直
列動作に変換したり、ＲＧＢ各々の信号を量子化方向に
対してビット加算することによりＲＧＢ別の信号を同一
の信号に変換したり、あるいは液晶パネルの画素数や画
面の大きさや液晶の種類に応じてタイミングをとるため
のタイミング用遅延回路である。図１１の従来一般的な
液晶パネルへのドライブへの適用方法としてはＲＧＢ信
号１Ｈ期間の信号データを分割して、出力する場合が多
い。タイミング用ラッチ回路４１５からの出力信号を受
けて４０４は出力信号を記憶するための第１の記憶保持
回路であり、４０６は第１の記憶保持回路４０４を受け
て液晶パネルに表示するための第２の記憶保持回路であ
る。図１１の従来では１水平方向に対してＲＧＢ各信号
が６４０*３ch＝１,９２０画素必要であり、現実の構成
ではこれを１０個に分割している。出力回路４０８は液
晶パネルに表示するために適正な電圧値に設定するため
のものであり、液晶パネルの種類や液晶の特性により変
わるものである。タイミングラッチ回路４１５で信号デ
ータを分割し、図１１の従来図では１Ｈ期間の信号を１
０に分割しているために１Ｈ期間の全データを液晶パネ
ルに表示するためにはラインメモリ群４１６や液晶表示
用駆動処理回路４０７、４０８が１０個必要となる。

【０００８】図１２は従来の構成図を用いた場合のノン
インターレース変換処理を行うための倍速変換処理の動
作説明を行う。入力ビデオ信号は標準ＮＴＳＣ信号を用
いた場合の処理を以下順番に説明する。図１２の(a)〜
(d)はラインメモリへの書き込み処理に関してであり、
図１２の(e)〜(h)はラインメモリからの読み出し処理に
関して行う。

【０００９】まずラインメモリへの書き込み処理に関し
て説明する。図１２(a)は入力水平同期信号（以下ＨＤ
と呼ぶ）であり、ＮＴＳＣ信号の場合にはＨＤは１５.
７ＫＨｚである。図１２(b)はラインメモリへのデータ
の書き込みを制御するためのイネーブル（以下ＥＮと呼
ぶ）信号である。ＥＮ信号はＨＤ信号の周期と同一であ
り、入力ＲＧＢデータのサンプル数及び有効画素数に応
じてＥＮの幅を制御する。又、表示領域やＨＤのタイミ
ングに応じてＥＮのスタート位置及び、タイミングを制
御する。図１２(c)はＲＧＢデータのサンプリングクロ
ック（以下ＣＫと呼ぶ）であり図１２(d)はＣＫによっ
てサンプリングした入力データを示す。入力データはＲ
ＧＢ各信号が存在し、ＲＧＢの各々のタイミングは同一
であるがデータの振幅値はＲＧＢ各々異なる。例えばサ
ンプリング周波数が１２.５ＭＨｚであれば、一水平同
期信号区間のサンプル数は１２.５ＭＨｚ／１５.７ＫＨ
ｚ＝７９６サンプル数存在することになる。

【００１０】次にラインメモリからの読み出し処理に関
して説明する。図１２(e)は(a)のＨＤ信号を基準として
ＨＤ信号の２倍の走査を行う同期信号（以下ＨＤ２と呼
ぶ）である。ＮＴＳＣ信号の場合にはＨＤ＝１５.７Ｋ
Ｈｚであるために２倍の走査ではＨＤ２＝２*ＨＤ＝３
１.４ＫＨｚとなる。図１２(f)は読み出しデータを制御
するためのイネーブル（以下ＥＮ２と呼ぶ）信号であ
る。ＥＮ２信号はＨＤ２信号の周期と同一であり、出力
ＲＧＢデータのサンプル数及び有効表示画素数に応じて
ＥＮ２の幅を制御する。図１２(g)はデータを倍速で読
み出すためのクロック（以下ＣＫと呼ぶ）であり、ライ
ンメモリへの書き込みクロックを図１２(c)で説明した
ようにＣＫ２＝１２.５ＭＨｚの２倍であるＣＫ＝２５
ＭＨｚで読み出すことになる。読み出されたデータは図
１２(h)に示すようにクロックがＣＫのレートで出力さ
れる。以上のプロセスによりノンインターレース変換さ
れた信号が出力される。

【００１１】出力信号はＲＧＢ信号に対してそれぞれ処
理され、ＥＮ信号やＨＤ信号を含めた同期信号とともに
ＬＣＤパネルモジュールに送られる。

【００１２】一般的にサンプリング数をｆs、不要な部
分の数をｆv、水平同期周波数をｆH、量子化ビット数を
m、使用個数をnとすれば必要メモリ容量Ｒ(ヒ゛ット数)は
（数１）で表される。

【００１３】

【数１】

【００１４】上記の式を用いて具体的に必要なラインメ
モリの容量を計算する。上記説明したようにＮＴＳＣ画
像データをＲＧＢ復調して得られたＲＧＢデータをＣＫ
２＝１２.５ＭＨｚでラインメモリに書き込みＣＫ＝２
５ＭＨｚでラインメモリから読み出す倍速変換走査を行
った場合には一水平同期期間内のサンプル数は前述した
ように７９６サンプル存在する。液晶表示画面が６４０
x４００画素であれば一水平同期期間の有効画素数は７
９６サンプルの内６４０サンプルである。８ビット量子
化を行った場合には６４０サンプル X ８ビット ＝５,
１２０ビットのラインメモリが必要になる。

【００１５】ＲＧＢ信号に対して各々用いるために走査
線変換処理全体として使用するメモリ容量は、６４０サ
ンプル x ８ビット x ３ｃｈ＝１５,３６０ビット以上
のラインメモリが最低でも必要になる。

【００１６】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、倍速変換用としてのラインメモリと液晶
表示用とデータ保持用としてのラインメモリとがそれぞ
れ別のラインメモリで構成されているためにラインメモ
リに費やすコストが大きい。従来、大画面(9inch以上)
液晶パネルを駆動する場合には、表示精度の向上や高階
調化やフリッカーなどによる画面ちらつきが顕著に目立
つために、ディジタル処理や倍速変換によるノンインタ
ーレース変換処理を用いた駆動方法が必要である。又、
液晶駆動用の回路と倍速変換用の処理回路はメモリの処
理が異なっているために従来の回路では別々の処理で行
っていた。すなわち、倍速変換用のラインメモリとして
は入力ＲＧＢデータ信号を書き込みと読みだしのクロッ
クレートを２倍速に倍速変換処理し、１Ｈ期間の画像デ
ータを液晶パネルに表示するために表示の領域を分割
し、タイミングをとることにより液晶駆動用のソースド
ライバ側のラインメモリに転送する。ＴＦＴ液晶駆動時
のデータ信号を駆動するためのソースドライバ側のライ
ンメモリを用いて１Ｈ期間の信号データの保持と液晶画
面表示を行う。液晶の駆動はライン駆動であるために、
片方のラインメモリかシフトレジスタのいずれかを用い
て信号データを１Ｈ区間のうち映像データ分のみ保持
し、残りのラインメモリを用いて信号データを液晶パネ
ルに表示する。従ってラインメモリの容量としては倍速
変換用のラインメモリと液晶表示用のラインメモリのメ
モリ容量が必要であり、メモリに費やすコストが大き
い。

【００１７】

【課題を解決するための手段】本発明は復調映像入力信
号に対して、１水平同期期間内の復調映像入力信号の各
信号データを倍速変換するための第１の記憶保持手段
（ラインメモリなど）と１水平期間内の倍速変換後の各
信号データをディスプレイに表示する手段とから構成さ
れている。第１の記憶保持手段の信号データの読み出し
と書き込みとを制御するデータ制御手段とデータをシリ
アル信号に転送するためのデータ変換手段とディスプレ
イに表示するために出力電圧を最適にするための出力回
路とから構成されている。本構成により画面表示用のメ
モリを用いて倍速変換処理と画面表示処理とを同時に行
う構成としている。

【００１８】

【作用】本発明は上記した構成によりＴＦＴ方式液晶パ
ネルのマトリックス表示の中で大画面(9inch以上)パネ
ルを駆動する場合において、液晶パネルが大画面になる
と表示精度の向上や高階調化やフリッカなどによるちら
つきが顕著に目立つためにディジタル処理による駆動回
路や倍速変換処理によるノンインターレース化の処理が
液晶パネルの駆動方法として必要である。液晶表示はＣ
ＲＴ(Cathode_Ray_Tube)表示と異なり帰線走査が不要で
あるために、ライン毎にメモリかシフトレジスタにより
データを１Ｈ分保持する。この処理はソースドライバ側
で表示する祭に行われゲートドライバ側でラインの操作
を行い１Ｈ毎に表示する。パソコン等では帰線区間がな
い場合が存在するためにラインメモリは２ライン（２
個）必要となる。又、倍速変換用としてはラインメモリ
を設けることによりデータを書き込みの２倍の速度で読
み出し変換する。ビデオなどＡＶ機器用としてはライン
間の画像信号が１０ｕｓｅｃ以上存在しているために液
晶に表示している側の反対側のラインメモリを倍速変換
回路を用いて変換する。倍速変換処理後にディジタル信
号をディジタル／アナログ（Ｄ／Ａ）変換し、液晶パネ
ルの種類や特性に応じた電圧を出力するためにトランジ
スタやアンプを用いた増幅レベルシフト出力による出力
回路によって液晶パネルのデータ駆動線に信号を供給す
る。

【００１９】以上により液晶ソースドライバのラインメ
モリを倍速変換処理を第一のラインメモリを用いて行
い、残りのラインメモリを用いて液晶表示画面への出力
を行う。

【００２０】倍速変換処理によるラインメモリ制御と液
晶画面表示による制御の方法としては種類があり、ひと
つには第一のラインメモリを用いて倍速変換し、倍速変
換後のデータを第二のラインメモリにシリアルに書き込
む方法とパラレルに書き込む方法が必要であるためにそ
れらを制御する手段が異なる。ラインメモリの構成に応
じて制御手段が異なり数種類の方法がある。

【００２１】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００２２】図１は本発明の第１の実施例である液晶駆
動装置の構成ブロック図を示す。図１の回路構成の特徴
としては倍速変換を行うための第１の記憶保持手段と第
２の記憶保持手段とがシリーズに接続されていることで
ある。すなわち第１の記憶保持手段の出力信号をシリア
ルに第２の記憶保持手段へ転送し、液晶画面表示するた
めに１水平同期信号期間保持する。１０２は、入力復調
された映像信号であるＲＧＢ信号をシリアル入力、及び
データビット拡張によりＲＧＢ各信号データが１本化さ
れて入力する信号データ入力端子である。又、入力信号
データを倍速変換するための基準信号を水平同期信号と
しその入力端子が１０１である。１０３は１０１から入
力される同期信号のうちのＨ＿ＳＹＮＣ(水平同期)信号
の立ち下がり及び立ち上がりを基準としてＲＧＢデータ
信号を倍速に変換するためのコントロール回路である倍
速変換制御手段である。１０４は１０２から入力される
ＲＧＢデータ信号を書き込み速度の２倍の速度で読み出
すことにより倍速変換するための記憶保持手段でありラ
インメモリ、シフトレジスタ及びデータラッチ回路など
で構成される。１０６は１０４の記憶手段を受けてシリ
アルにデータを転送することにより記憶する第２の記憶
保持手段すなわちラインメモリ及びシフトレジスタであ
る。１０５は入力ＲＧＢ信号の読み出しのタイミングを
制御するためのシリアル信号制御手段であり１０４から
の出力データと１０６への入力データに対して各々をシ
リアル信号で制御するための制御手段である。１０７は
１０６のラインメモリに記憶されたＲＧＢ各データに対
して信号をディジタル信号からアナログ信号に変換する
ためのＤ／Ａ変換回路である。１０８はアナログ信号へ
変換後に各種液晶パネルに対して最適電圧を得るために
出力電圧を最適化する。１０８は出力電圧を最適化する
ための増幅器あるいはオペアンプなどで主に構成する
が、液晶画面表示に必要なΥ(ガンマ)補正処理なども含
まれても良い。

【００２３】図２は本発明の第１の実施例における倍速
変換処理の動作説明図を示す。図２の(a)は入力水平同
期信号（ＨＤ信号）であり倍速変換制御手段に入力す
る。ＮＴＳＣ信号の場合にはＨＤ＝１５.７ＫＨzであ
り、ＨＤ信号の立ち下がりを基準として倍速変換を行
う。図２の(b)は画面に表示するための領域指定を行う
ための領域指定信号（ＥＮ信号）である。図２の(c)は
入力データを処理するためのクロック（ＣＫ２）であ
り、液晶表示に使用するクロック周波数（ＣＫ）の１／
２に設定する。この場合はＣＫ２＝１２.５ＭＨzに設定
する。図２の(d)は(c)のＣＫ２のクロックを用いてサン
プリングされた入力データであり、ＣＫ２＝１２.５Ｍ
Ｈzのクロックで１水平同期期間のデータをサンプリン
グした場合のデータであり１水平同期期間のデータ数は
約７９６サンプルである。液晶画面に表示するのはこの
中の６４０サンプルである。図２の(e)は水平同期信号
を倍速で出力する信号を示している。図２の(f)は液晶
画面に表示するために倍速変換による同期信号に同期し
た画面表示領域信号（ＥＮ２信号）である。図２の(g)
は液晶画面に表示するためのクロックであり、この場合
にはＣＫ＝２５ＭＨzである。このクロックを用いて入
力データ図２の(d)を２倍速で読みだし信号データを倍
速変換する。その出力信号を図２の(h)とする。この信
号データを次の記憶保持回路にシリアル転送を行い液晶
画面に表示する。画面に表示する場合には図２の(i)の
信号を用いて１水平同期信号期間の内の映像信号部分の
画像データ６４０サンプルを選択し表示を行う。A0〜A6
39サンプルのデータを１Ｈ目の下のラインに表示して、
これによりのノンインターレース信号に変換されて、２
Ｈ目の信号に対しては図２の(i)のB0〜B639サンプルの
データを画面に表示する。次のラインではノンインター
レース変換する操作としてB0〜B639の画像データを２Ｈ
目の下のラインに表示する。この動作プロセスを図３に
示す。

【００２４】図３は本発明の第１の実施例におけるシリ
アル信号制御手段による信号のプロセスと動作説明図を
示す。図３の(a)は水平同期信号（ＨＤ信号）であり、
図３の(b)は倍速変換によって、図３の(a)の２倍の水平
同期信号（ＨＤ２信号）である。図３の(c)は液晶画面
表示用の倍速クロック（ＣＫ）であり、この場合はＣＫ
＝２５ＭＨzである。図３の(d)は倍速変換によって出力
される信号データであり１水平同期期間内に同一データ
を２度読み出しする。読みだしデータは書き込みデータ
より１／２Ｈ遅れて動作しその時間差と映像信号データ
間の帰線期間の時間を利用して書き込みデータの２倍で
信号データの読み出しを行う。図３の(e)と図３の(g)は
シリアル信号制御手段から発生する画面表示パルスであ
り、１Ｈ毎に表示するために交互に出力される。図３の
(f)は図３の(e)のパルスで選択されたデータを出力し、
図３の(h)は図３の(g)のパルスで選択されたデータを出
力する。

【００２５】図４は本発明の第２の実施例における液晶
駆動装置の構成図を示す。図４の２０１は同期信号入力
端子であり、２０２はＲＧＢ信号が１本のデータバスラ
インで入力する端子である。２０３は倍速変換制御手段
であり２０４の第１の記憶保持手段のデータの読みだし
と書き込みを制御するための回路である。この図４の特
徴は第１の記憶保持手段に記憶された１Ｈ分のＲＧＢデ
ータを１サンプル毎に２倍速に変換しながら読みだし１
Ｈ分の画像データを第２の記憶保持手段に保持すること
である。第１の記憶保持手段と第２の記憶保持手段との
信号データの読みだしと書き込みと表示とを制御するの
が２０５のパラレル信号制御手段である。２０５により
画像データを１Ｈ毎に表示可能なようにタイミングを制
御する。２０７は信号データをディジタル信号からアナ
ログ信号に変換するためのＤ／Ａ変換器である。２０８
は液晶画面用に出力電圧を最適化するための出力回路で
あり、各種液晶パネルに応じて出力電圧を変更する。

【００２６】図５は本発明の第２の実施例における倍速
変換処理の動作説明図を示す。図５の(a)は水平同期信
号（ＨＤ信号）であり、図５の(b)は映像選択領域信号
（ＥＮ信号）である。又図５の(c)はＣＫ２であり(d)は
サンプリングデータを示す。図５の(e)は倍速変換後の
水平同期信号（ＨＤ２信号）であり、図５の(f)は液晶
画面に表示するための領域信号（ＥＮ２信号）である。
図５の(g)は液晶画面表示用のクロックＣＫであり、倍
速変換処理により倍速変換された信号データを(h)に示
す。ここまではシリアル制御信号によるデータ処理と同
じであるが図５の(i)の制御信号によって各信号サンプ
ルをパラレルに読み出すことを特徴とする。パラレルに
読み出すことによりシリアルに読み出す方法と比較して
高速処理が可能である。

【００２７】図６は本発明の第２の実施例における第１
及び第２の記憶保持手段の動作説明する。図６の(a)は
水平同期信号（ＨＤ信号）であり、(b)は倍速変換によ
る出力信号（ＨＤ２信号）である。図６(c)のクロック
数ＣＫにより倍速変換された信号データを図６の(d)に
示す。倍速された信号データは１ラインごとに次の第２
の記憶保持手段にパラレルに転送される。パラレル信号
制御手段により図６(e)で１ライン目が選択されて次の
第２の記憶保持手段に転送され、画面表示用として保持
される。次のラインはでは図６(g)のパルスが制御信号
から出力されて図６(h)に示す信号データが選択されて
表示される。これを１ライン毎に交互に繰り返すことに
より画像表示する。

【００２８】図７は本発明の第３の実施例における液晶
駆動装置の構成図を示す。まず構成から説明すると３０
１は同期信号入力端子であり、３０２はＲＧＢ信号デー
タが１本のバスラインで入力する入力端子を示す。３０
４は第１の記憶保持手段であり、３０６は第２の記憶保
持手段である。３０３は３０４と３０６の記憶手段を倍
速制御するための倍速変換制御手段である。３０５は３
０４の第１の記憶保持手段と第２の記憶保持手段とのラ
インを切り換えるためのライン切換信号制御手段であ
る。３０７はディジタル信号をアナログ信号に変換する
ためのＤ／Ａ変換器であり、３０８は出力電圧を最適化
するための出力回路である。この構成の特徴は１Ｈ間の
入力信号データの内、前半分を片方の記憶保持手段に蓄
え、後半分を残りの記憶保持手段に蓄える。この順番は
タイミングの関係で交互に行う。半分の信号データを各
々倍速変換して各記憶保持手段の空の領域に倍速変換し
た後に保存する。画面表示する時は２ライン分メモリを
保持し、２ライン分同一データを表示する。１Ｈ期間の
信号データを１／２し、前半の画像データと後半の画像
データに分割する。次に、後半分のデータを画面表示し
倍速変換処理を行って画面に表示する。

【００２９】図８は本発明の第３の実施例におけるメモ
リの切換えの動作説明図であり、図８の(a)は水平同期
信号（ＨＤ信号）、(b)は領域選択信号（ＥＮ信号）、
(c)はクロック、(d)は画像信号データである。画像デー
タを図８の(e)と(f)で切り換えることにより図８の(g)
と図８の(h)とで１／２に分割する。

【００３０】図９は本発明の第３の実施例におけるライ
ン切換え（アドレス切換え）の動作説明を行う。図９
(a)は水平同期信号（ＨＤ信号）、(b)はサンプリングク
ロック（ＣＫ２）(c)はサンプリングデータ信号であ
る。このデータ信号をライン切換えパルス信号(d)によ
り画像データの前半分と後半分に切り分ける。切り分け
たデータをクロック(f)で倍速変換し、倍速変換後のデ
ータを切り分けた空のメモリ領域に信号を書き込みデー
タを保持する。保持するデータは２ライン分あり、ノン
インターレース変換用として図９(h)のパルス制御によ
り１Ｈ分の表示データを選択する。

【００３１】図９の(h)は画面表示用として表示するた
めの表示選択パルス信号であり、選択信号分のデータを
画面表示する。図９の(i)は表示データのアドレスデー
タであり、(j)は倍速変換データである。同様に後半の
信号データに対しても同様の処理を行う。

【００３２】図１０は液晶駆動回路部の具体的な構成図
を本発明の一実施例である図７を用いて説明する。図１
０はＴＦＴ(Thin_Film_Transistor)液晶素子を含めた図
を示してある。図７の構成に追加して、図１０は液晶画
面に表示する際にＴＦＴ液晶のゲートに電圧を印可する
ためのゲートドライバで液晶画面を表示する場合に３１
４の信号線をオンする。又３１３は３０９のソースドラ
イバの出力データであり、ＲＧＢ信号の入力の振幅値に
応じて変化する信号線である。３１２はＴＦＴ素子であ
り、３１３は信号データを保持するためのコンデンサで
ある。３１０は液晶表示パネルであり、画面の大きさや
画素数に応じてＴＦＴ素子や配線数が変化する。

【００３３】本実施例は液晶駆動回路を例に説明してい
るが、一般的なディスプレイにも本件は適応可能であ
る。

【００３４】

【発明の効果】以上のように、ビデオ信号の帰線期間を
利用してＴＦＴ液晶のソースドライバのラインメモリを
用いて倍速変換処理と画面表示処理とを同時に行うこと
により従来倍速変換用として用いられていたラインメモ
リが不要になるために大画面のパネルに表示する場合に
適用されるディジタル信号処理を用いた駆動システムに
関して従来より低コストな液晶駆動装置を提供すること
を可能にする。

【図面の簡単な説明】

【図１】本発明の第１の実施例における液晶駆動装置の
構成図

【図２】本発明の第１の実施例における倍速変換処理の
動作説明図

【図３】本発明の第１の実施例におけるシリアル信号制
御手段の動作説明図

【図４】本発明の第２の実施例における液晶駆動装置の
構成図

【図５】本発明の第２の実施例における倍速変換処理の
動作説明図

【図６】本発明の第２の実施例におけるパラレル信号制
御手段の動作説明図

【図７】本発明の第３の実施例における液晶駆動装置の
構成図

【図８】本発明の第３の実施例におけるラインメモリ処
理の動作説明図

【図９】本発明の第３の実施例におけるライン切換手段
による動作説明図

【図１０】本発明の第１と第２と第３の実施例に共通し
た液晶駆動回路の具体的な構成図

【図１１】従来の液晶駆動装置の構成を示す構成図

【図１２】従来の液晶駆動装置における倍速変換処理回
路の動作説明図

【符号の説明】

１０３，２０３，３０３ データ制御手段 １０４，２０４，３０４ 第１の記憶保持手段 １０５ シリアル信号制御手段 １０６，２０６，３０６ 第２の記憶保持手段 １０７，２０７，３０７ ディジタル／アナログ（Ｄ／
Ａ）変換 １０８，２０８，３０８ 出力回路 ２０５ パラレル信号制御手段 ３０５ ライン切換信号制御手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 復調映像入力信号に対して、１水平同期
   期間内の前記復調映像入力信号の各信号データを倍速変
   換するための第１の記憶保持手段と、 前記第１の記憶保持手段を受けて前記ディスプレイ画面
   に表示するために１水平期間内の倍速変換後の各信号デ
   ータを保持するための第２の記憶保持手段と、 前記倍速変換するための第１の記憶保持手段において、
   前記第１の記憶保持手段に対して１水平同期期間内の各
   信号データの書き込みと読み出しとを制御するためのデ
   ータ制御手段と、 前記第１の記憶保持手段を受けて、前記第２の記憶保持
   手段に対して各信号データをシリアルに転送するために
   各信号データの入出力を制御するためのシリアル信号制
   御手段と、 前記第２の記憶保持手段を受けて各信号データに対して
   ディジタル信号をアナログ信号に変換するためのディジ
   タル／アナログ変換手段と、 前記ディジタル／アナログ変換手段を受けて前記ディス
   プレイに表示するために出力電圧を最適値にするための
   出力回路を備え各水平信号ラインにおける所定の画素に
   アナログ映像信号を供給することを特徴とするディスプ
   レイ駆動装置。
2. 【請求項２】 請求項１記載のディスプレイ駆動装置に
   おいて、ディスプレイ画面に表示するために１水平期間
   内の倍速変換後の各信号データを保持するための第２の
   記憶保持手段がデータラッチ手段で構成されていること
   を特徴とするディスプレイ駆動装置。
3. 【請求項３】 復調映像入力信号に対して、１水平同期
   期間内の前記復調映像入力信号の各信号データを倍速変
   換するための第１の記憶保持手段と、 前記第１の記憶保持手段を受けて前記ディスプレイ画面
   に表示するために１水平期間内の倍速変換後の各信号デ
   ータを保持するための第２の記憶保持手段と、 前記倍速変換するための第１の記憶保持手段において、
   前記第１の記憶保持手段に対して１水平同期期間内の各
   信号データの書き込みと読み出しとを制御するためのデ
   ータ制御手段と、 前記第１の記憶保持手段を受けて、前記第２の記憶保持
   手段に対して各信号データを１水平同期信号期間の信号
   データに対して並列に転送するために各信号データの入
   出力を制御するためのパラレル信号制御手段と、 前記第２の記憶保持手段を受けて各信号データに対して
   ディジタル信号をアナログ信号に変換するためのディジ
   タル／アナログ変換手段と、 前記ディジタル／アナログ変換手段を受けて前記ディス
   プレイに表示するために出力電圧を最適値にするための
   出力回路を備え各水平信号ラインにおける所定の画素に
   アナログ映像信号を供給することを特徴とするディスプ
   レイ駆動装置。
4. 【請求項４】 請求項３記載のディスプレイ駆動装置に
   おいてディスプレイ画面に表示するために１水平期間内
   の倍速変換後の各信号データを保持するための第２の記
   憶保持手段がデータラッチ手段で構成されていることを
   特徴とするディスプレイ駆動装置。
5. 【請求項５】 復調映像入力信号に対して、１水平同期
   期間内の前記復調映像入力信号の各信号データを倍速変
   換処理およびディスプレイ画面に表示するために１水平
   期間内の倍速変換後の各データを保持するための第１の
   記憶保持手段と、 前記複調映像入力信号に対して、１水平同期期間内の前
   記復調映像入力信号の各信号データを倍速変換処理およ
   び前記ディスプレイ画面に表示するために１水平期間内
   の倍速変換後の各信号データを保持するための第２の記
   憶保持手段と、 前記第１の記憶保持手段および前記第２の記憶保持手段
   に対して１水平同期期間内の各信号データの書き込みと
   読み出しとを制御するためのデータ制御手段と、 前記第１の記憶保持手段および、前記第２の記憶保持手
   段および前記データ制御手段に対して各信号データを交
   互に転送することにより水平ラインの切換を所定の時間
   で行うためのライン切換え信号制御手段と、 前記第２の記憶保持手段を受けて各信号データに対して
   ディジタル信号をアナログ信号に変換するためのディジ
   タル／アナログ変換手段と、 前記ディジタル／アナログ変換手段を受けて前記ディス
   プレイに表示するために出力電圧を最適値にするための
   出力回路を備え各水平信号ラインにおける所定の画素に
   アナログ映像信号を供給することを特徴とするディスプ
   レイ駆動装置。