JPS6097393A - マトリツクス型表示装置の駆動装置 - Google Patents
マトリツクス型表示装置の駆動装置Info
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- JPS6097393A JPS6097393A JP58206516A JP20651683A JPS6097393A JP S6097393 A JPS6097393 A JP S6097393A JP 58206516 A JP58206516 A JP 58206516A JP 20651683 A JP20651683 A JP 20651683A JP S6097393 A JPS6097393 A JP S6097393A
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- data
- shift register
- circuit
- high voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はＸ−Ｙマトリックス電極を多数本有するマトリ
ックス型表示装置の駆動装置に関するものである。
ックス型表示装置の駆動装置に関するものである。
〈従来技術〉
そこでまず、シフトレジスター等の論理回路ヲを含みＩ
Ｃ化された駆動回路の従来の駆動方法について、電圧印
加により発光を呈する薄膜ＥＬ層を互いに交差する方向
に配列きれた走査側電極とデータ側電極間に介設するこ
とにより、表示素子とする表示装置（今後ＥＬ表示装置
）の駆動に使用されているＮチャンネル高耐圧ＭＯ９Ｉ
Ｃの使用例として説明する。
Ｃ化された駆動回路の従来の駆動方法について、電圧印
加により発光を呈する薄膜ＥＬ層を互いに交差する方向
に配列きれた走査側電極とデータ側電極間に介設するこ
とにより、表示素子とする表示装置（今後ＥＬ表示装置
）の駆動に使用されているＮチャンネル高耐圧ＭＯ９Ｉ
Ｃの使用例として説明する。
ＥＬ表示装置は、前記走査電極に沿って線順次走査によ
って書込みパルス電圧Ｖｗを印加し、一画面の走査終了
後パネル全面に前記書込みパルス電圧Ｖｗとは逆極性の
リフレッシュパルスＶＲを印加することによりマトリッ
クス状の表示を実行する表示装置である。
って書込みパルス電圧Ｖｗを印加し、一画面の走査終了
後パネル全面に前記書込みパルス電圧Ｖｗとは逆極性の
リフレッシュパルスＶＲを印加することによりマトリッ
クス状の表示を実行する表示装置である。
ＥＬ表示装置には、前記走査側電極が２４０本、データ
側電極が３２０木、あるいは、走査側電極が１２８木、
データ側電極か５１２木などの数種類の機種が有る。た
とえば前記の走査側電極２４０本、データ側電極３２０
本のＥＬ表示装置の駆動に際しては１発光周波数を、見
易さ、明るさ、あるいは周辺装置への適合性においてＣ
ＲＴとコンバチプルにできる様６０Ｈｚ程度とし、この
為。
側電極が３２０木、あるいは、走査側電極が１２８木、
データ側電極か５１２木などの数種類の機種が有る。た
とえば前記の走査側電極２４０本、データ側電極３２０
本のＥＬ表示装置の駆動に際しては１発光周波数を、見
易さ、明るさ、あるいは周辺装置への適合性においてＣ
ＲＴとコンバチプルにできる様６０Ｈｚ程度とし、この
為。
走査側電極１本当り１／６０ｘｌ／（２４０＋１６）＝
６５μｓｅｃ （リフレッシ−期間として１６ラスター
付加）のスピードで動作させなければならない。データ
転送期間は、ＣＲＴにも見られる様に、データ転送有効
期間は５０μＳｅＣ程度である。
６５μｓｅｃ （リフレッシ−期間として１６ラスター
付加）のスピードで動作させなければならない。データ
転送期間は、ＣＲＴにも見られる様に、データ転送有効
期間は５０μＳｅＣ程度である。
この５０μｓｅｅ内に３２０ケのデータを転送するには
、転送りロックとして６．４ Ｍ Ｈｚが必要である。
、転送りロックとして６．４ Ｍ Ｈｚが必要である。
ところでＥＬ表示装置では、電極取り出しを両方向で取
り出している為、実際にはＨの周波数の３、２ Ｍ Ｈ
ｚの転送りロックを用いている。高耐圧ＭＯ５ＩＣのシ
フトレジスターにとって、転送りロックは仕様上４ＭＨ
ｚ程度が限界値である為走査側電極数２４０本の場合で
データ側電極数は最大４００本程度である。
り出している為、実際にはＨの周波数の３、２ Ｍ Ｈ
ｚの転送りロックを用いている。高耐圧ＭＯ５ＩＣのシ
フトレジスターにとって、転送りロックは仕様上４ＭＨ
ｚ程度が限界値である為走査側電極数２４０本の場合で
データ側電極数は最大４００本程度である。
しかし、ＣＲＴとコンパチブルなＥＬ表示装置を構成し
た場合、ＣＲＴはＮＴＳＣ方式で７ＭＨｚ、１４ＭＨｚ
、ＰＡＬ方式で８ＭＨ１−１６ＭＨｚといった２種類の
発振周波数を使用しており、現高耐圧ＭＯ５Ｉｃの転送
スピードにおいて、１４ＭＨｚ 、１６ＭＨｚの発振周
波数は仕様を越えてしまったり、前記の様に電極数を制
限されてしまう。
た場合、ＣＲＴはＮＴＳＣ方式で７ＭＨｚ、１４ＭＨｚ
、ＰＡＬ方式で８ＭＨ１−１６ＭＨｚといった２種類の
発振周波数を使用しており、現高耐圧ＭＯ５Ｉｃの転送
スピードにおいて、１４ＭＨｚ 、１６ＭＨｚの発振周
波数は仕様を越えてしまったり、前記の様に電極数を制
限されてしまう。
第１図に従来駆動回路のブロック図、第２図にそのタイ
ミングチャートを示す。
ミングチャートを示す。
第１図に３いて、ｌは該高耐圧ＭＯ５ＩＣをコントロー
ルする信号を供給するタイミングコントロール回路、２
及び３ｌ−ｊ３２ビット単位に構成された高耐圧ＭＯ５
ＩＣで、それぞれのＩＣ２及び３はＮ−ｃｈ高耐圧トラ
ンジスター４．シフトレジスター回路５．ラッチ回路６
等を含んで構成される。ＣＬ、ＳＬ、ＬＳ、φは、タイ
ミングコントロール回路ｌから各高耐圧Ｉ Ｃ２、’３
に共通に出力される。クリγ信号（ＣＬ）、ストローブ
。
ルする信号を供給するタイミングコントロール回路、２
及び３ｌ−ｊ３２ビット単位に構成された高耐圧ＭＯ５
ＩＣで、それぞれのＩＣ２及び３はＮ−ｃｈ高耐圧トラ
ンジスター４．シフトレジスター回路５．ラッチ回路６
等を含んで構成される。ＣＬ、ＳＬ、ＬＳ、φは、タイ
ミングコントロール回路ｌから各高耐圧Ｉ Ｃ２、’３
に共通に出力される。クリγ信号（ＣＬ）、ストローブ
。
信号（Ｓｔ）、ラッチストローブ信号（ｔ、Ｓ） 。
クロック信号（φ）である。
Ｄｘｎ はデータ入力信号、Ｉ）ｏｕ’ｒはデータ出力
信号で、高耐圧ＭＯ５ＩＣ２のシフトレジスター回路５
によって、そのデータ出力信号ＤｏＵＴとして３２ビッ
ト分シフトしたデータ入力信号ＤＩＮが出力され、この
データ出力信号ｏｏｕ’ｒがカスケード接続された次段
の高耐圧ＭＯ５ＩＣ３のデータ入力信号ＤＩＮとなる。
信号で、高耐圧ＭＯ５ＩＣ２のシフトレジスター回路５
によって、そのデータ出力信号ＤｏＵＴとして３２ビッ
ト分シフトしたデータ入力信号ＤＩＮが出力され、この
データ出力信号ｏｏｕ’ｒがカスケード接続された次段
の高耐圧ＭＯ５ＩＣ３のデータ入力信号ＤＩＮとなる。
第２図のタイミングチャートに示すように、今データが
転送りロック８ＭＨｚ （データは４ＭＨｚ相当）で送
られてきたとする。これを４ＭＨｚに分周したクロック
ＣＫ（及び逆相のＣＫ）の立上りでサンプリングし、奇
数番目と偶数番目に分離する。図では奇数番目を取り出
した場合を示している。これをデータ入力信号ＤＩＮと
してシフトレジスター回路５に入れ、クロック信号φ（
４ＭＨｚ）にて転送していく。３２ケ分のデータを転送
しおえるには８μｓｅｃの時間を要する。ちなみに、３
２０ケのデータを転送するには８０μｓｅｃとなるが、
電極取り出しを両方向で行なっている場合は１６０ケの
データで、その転送に要する時間は４０μｓｅｃとなる
。図示していないが、偶数番目は逆相のクロックＣＫで
カンプリングして取り出せばよく、同様にして別途、偶
数番目のデータを転送することができる。
転送りロック８ＭＨｚ （データは４ＭＨｚ相当）で送
られてきたとする。これを４ＭＨｚに分周したクロック
ＣＫ（及び逆相のＣＫ）の立上りでサンプリングし、奇
数番目と偶数番目に分離する。図では奇数番目を取り出
した場合を示している。これをデータ入力信号ＤＩＮと
してシフトレジスター回路５に入れ、クロック信号φ（
４ＭＨｚ）にて転送していく。３２ケ分のデータを転送
しおえるには８μｓｅｃの時間を要する。ちなみに、３
２０ケのデータを転送するには８０μｓｅｃとなるが、
電極取り出しを両方向で行なっている場合は１６０ケの
データで、その転送に要する時間は４０μｓｅｃとなる
。図示していないが、偶数番目は逆相のクロックＣＫで
カンプリングして取り出せばよく、同様にして別途、偶
数番目のデータを転送することができる。
第３図は仕様を越えた容量のものを駆動する方式として
提案できる回路である。これはｌ水平期間中のデータを
、第３図のタイムチャートの様に前半と後半に分離し、
ＭＯ５ＩＣ中のシフトレジ ゛スター回路中を並列に転
送するものである。
提案できる回路である。これはｌ水平期間中のデータを
、第３図のタイムチャートの様に前半と後半に分離し、
ＭＯ５ＩＣ中のシフトレジ ゛スター回路中を並列に転
送するものである。
説明を簡単にするため前半、後半のデータを各３２ケと
し、第１図と略同−機能のものは同一符号を付して示す
。ここで、高耐圧ＭＯ３ＩＣ２は前半データ、高耐圧Ｍ
Ｏ５ＩＣ３は後半データＯ）ためのものとし、これらＩ
ｃ２及び３外に新たにシフトレジスター回路１１．１２
を設けて構成される。Ｄは前述の様に奇数番目と偶数番
目に分離されたどちらか一方のデータ、Ｓｌ、Ｓ２はｌ
水平期間の前半および後半のそれぞれに対応するサンプ
リングコントロール信号である。
し、第１図と略同−機能のものは同一符号を付して示す
。ここで、高耐圧ＭＯ３ＩＣ２は前半データ、高耐圧Ｍ
Ｏ５ＩＣ３は後半データＯ）ためのものとし、これらＩ
ｃ２及び３外に新たにシフトレジスター回路１１．１２
を設けて構成される。Ｄは前述の様に奇数番目と偶数番
目に分離されたどちらか一方のデータ、Ｓｌ、Ｓ２はｌ
水平期間の前半および後半のそれぞれに対応するサンプ
リングコントロール信号である。
通常ＣＲＴにおいては、データは１ビツトで１水平期間
分シリアルに転送されてくる。このデータＤをサンプリ
ングコントロール信号Ｓ１． ｓ２によってサンプリン
グし、ｌ水平期間中の前半のデータを外部シフトレジス
ター回路１１に、後半のデータを外部シフトレジスター
回路１２に一時的にストアする。こうしてサンプリング
したデータを同時に、外部シフトレジスター回路１１．
１２からそれぞれ高耐圧ＭＯ３Ｉ’Ｃ２，３の各データ
入力信号ＤＩＮとして、その内部のシフトレジスター回
路５．５中を転送させる。
分シリアルに転送されてくる。このデータＤをサンプリ
ングコントロール信号Ｓ１． ｓ２によってサンプリン
グし、ｌ水平期間中の前半のデータを外部シフトレジス
ター回路１１に、後半のデータを外部シフトレジスター
回路１２に一時的にストアする。こうしてサンプリング
したデータを同時に、外部シフトレジスター回路１１．
１２からそれぞれ高耐圧ＭＯ３Ｉ’Ｃ２，３の各データ
入力信号ＤＩＮとして、その内部のシフトレジスター回
路５．５中を転送させる。
上記方式によっても転送時間を半分にすることができる
。しかしこの方式は、高耐圧ＭＯ５ＩＣ２及び３の外部
にシフトレジスター等の回路素子を伺加しなければなら
ず、また１度データをストアしてから送り出すため、ｌ
水平期間分だけ遅れて駆動する等、コスト的、ＣＲＴコ
ンパチブルに不都合を生じる。
。しかしこの方式は、高耐圧ＭＯ５ＩＣ２及び３の外部
にシフトレジスター等の回路素子を伺加しなければなら
ず、また１度データをストアしてから送り出すため、ｌ
水平期間分だけ遅れて駆動する等、コスト的、ＣＲＴコ
ンパチブルに不都合を生じる。
〈発明の目的〉
本発明は上記した点に鑑みなされたもので、高耐圧ＭＯ
５ＩＣ中のシフトレジスター等の論理回路の性能を基本
的に変更する事なく、現能カの転送スピードを２倍まで
なしえ、またＣＲＴとコンパチブルな回路装置を提供す
るものである。
５ＩＣ中のシフトレジスター等の論理回路の性能を基本
的に変更する事なく、現能カの転送スピードを２倍まで
なしえ、またＣＲＴとコンパチブルな回路装置を提供す
るものである。
〈実施例〉
以下第５図、第６図に従って゛本発明の一実施例はその
タイミングチャートである。
タイミングチャートである。
１は第１図と同じ機能を有するタイミングコントロール
回路、２′及び３′は同じく３２ビット単位に構成され
た高耐圧ＭＯ５ＩＣであるが。
回路、２′及び３′は同じく３２ビット単位に構成され
た高耐圧ＭＯ５ＩＣであるが。
１６ビツトずつに分離したシフトレジスター回路５’、
５”を並列に配しＣいる。４はＮ−ｃ ｈ高耐圧トラン
ジスター、６はラッチ回路である。７Ｈ１６ビツトずつ
並列に構成されたシフトレジスター回路５ ／ 、 ５
ｎにクロック信号として位相の異ナルφ０．φＥを供
給するためのインバータ回路、８はカスケード接続の為
に５２ビツトに分離して転送されてきたＤＯＵη０）と
Ｄ ＯＵＴ ｉＥ）のデータをＡＮＤゲート及びＯＲゲ
ートを用い１ビツトデータに変換しＣ，次の高耐圧ＭＯ
５ＩＣ３のデータ入力信号ＤＩＮとするためのデータ変
換回路である。
５”を並列に配しＣいる。４はＮ−ｃ ｈ高耐圧トラン
ジスター、６はラッチ回路である。７Ｈ１６ビツトずつ
並列に構成されたシフトレジスター回路５ ／ 、 ５
ｎにクロック信号として位相の異ナルφ０．φＥを供
給するためのインバータ回路、８はカスケード接続の為
に５２ビツトに分離して転送されてきたＤＯＵη０）と
Ｄ ＯＵＴ ｉＥ）のデータをＡＮＤゲート及びＯＲゲ
ートを用い１ビツトデータに変換しＣ，次の高耐圧ＭＯ
５ＩＣ３のデータ入力信号ＤＩＮとするためのデータ変
換回路である。
まず、外部装置から１６ＭＨｚの転送りロックで送られ
てきたデータ（８’Ｍ Ｈｚ相当）を、８ＭＨｚに分周
したクロックＣＫ（及びＣＫ）の立上りでサンプリング
し、奇数番目と偶数番目に分離する。
てきたデータ（８’Ｍ Ｈｚ相当）を、８ＭＨｚに分周
したクロックＣＫ（及びＣＫ）の立上りでサンプリング
し、奇数番目と偶数番目に分離する。
次に分離したデータをデータ入力信号ＤＩＮとして第１
段目の高耐圧ＭＯ５ＩＣ２に入力し、クロック信号φｃ
）（４ＭＨｚ）で更に奇数番目吉偶数番目に分離した奇
数番目のデータをシフトレジスター回路５′中に、また
逆相のクロック信号φＥ（同じ（４ＭＨｚ）で分離した
偶数番目のデータをシフトレジスター回路５″中に同時
に並列に転わ 送させる。第６図のタイミングチャートからも抹かる様
に、高耐圧ＭＯ５ＩＣ２又は３のクロック信号φ０．φ
Ｅ （４ＭＨｚ ）で３２ケ分ノテータを転送しおえる
まで４μｓｅｃと、第１図の従来回路と比較するとシフ
トレジスターの性能の２倍の転送スピードかなしえた事
が分る。
段目の高耐圧ＭＯ５ＩＣ２に入力し、クロック信号φｃ
）（４ＭＨｚ）で更に奇数番目吉偶数番目に分離した奇
数番目のデータをシフトレジスター回路５′中に、また
逆相のクロック信号φＥ（同じ（４ＭＨｚ）で分離した
偶数番目のデータをシフトレジスター回路５″中に同時
に並列に転わ 送させる。第６図のタイミングチャートからも抹かる様
に、高耐圧ＭＯ５ＩＣ２又は３のクロック信号φ０．φ
Ｅ （４ＭＨｚ ）で３２ケ分ノテータを転送しおえる
まで４μｓｅｃと、第１図の従来回路と比較するとシフ
トレジスターの性能の２倍の転送スピードかなしえた事
が分る。
なお、データ変換回路８により１ビツトデータに変換し
て次段の高耐圧ＭＯ５ＩＣ３に入力しているが、シフト
レジスター回路５’、５”のＤ ｏｕＴ（ｏｌ 、 Ｄ
ｏｕＴ（ｇｌ ｈそれぞれ対応する次段のシフトレジ
スタ回路５１ 、５ ＩＩに直接入力しても何ら差し支
えない。ただし、Ｉｃの統一化を計る上では、データ変
換回路８を入れて全段の高耐圧ＭＯ５ＩＣ２，３、・・
・を同じものとするのが好ましい。
て次段の高耐圧ＭＯ５ＩＣ３に入力しているが、シフト
レジスター回路５’、５”のＤ ｏｕＴ（ｏｌ 、 Ｄ
ｏｕＴ（ｇｌ ｈそれぞれ対応する次段のシフトレジ
スタ回路５１ 、５ ＩＩに直接入力しても何ら差し支
えない。ただし、Ｉｃの統一化を計る上では、データ変
換回路８を入れて全段の高耐圧ＭＯ５ＩＣ２，３、・・
・を同じものとするのが好ましい。
この高耐圧ＭＯ３ｌｃ２’、３’・・・は、従来の高耐
ａＥＭＯ５ＩＣ２，３、・・・の３２ビツトシフトレジ
スタ一回路５（第１図、第３図参照）を、第５図の様に
１６ビツトずつのシフトレジスター回路５’ 、５＃に
分離して並列に配置し、そして若干のゲート、インバー
タ等を４４加するだけでありソノハターン変更が容易で
、新たにＩＣを起こす際の設計が極めて簡単である。ま
たこの高耐圧ＭＯ５ＩＣ２’、３’、−・・によって１
Ｍ０５ＩＣ中のシフトレジスターの転送りロックとして
限界値である４ＭＨｚのクロック信号φ０．φＥを用い
て、仕様を越えた１６ＭＨｚ等で供給されてくるデータ
を高耐圧ＭＯ５ＩＣ２’、３’、・・・に転送できるこ
ととなる。
ａＥＭＯ５ＩＣ２，３、・・・の３２ビツトシフトレジ
スタ一回路５（第１図、第３図参照）を、第５図の様に
１６ビツトずつのシフトレジスター回路５’ 、５＃に
分離して並列に配置し、そして若干のゲート、インバー
タ等を４４加するだけでありソノハターン変更が容易で
、新たにＩＣを起こす際の設計が極めて簡単である。ま
たこの高耐圧ＭＯ５ＩＣ２’、３’、−・・によって１
Ｍ０５ＩＣ中のシフトレジスターの転送りロックとして
限界値である４ＭＨｚのクロック信号φ０．φＥを用い
て、仕様を越えた１６ＭＨｚ等で供給されてくるデータ
を高耐圧ＭＯ５ＩＣ２’、３’、・・・に転送できるこ
ととなる。
く発明の効果〉
以上の様に本発明は、シフトレジスターを並列に設ける
事によりシフトレジスター等の論理回路の性能を基本的
に変更する事なく、現能力の転送スピードを２倍までな
しえてかつＣＲＴとコンパチブルな駆動回路装置を提供
できる。
事によりシフトレジスター等の論理回路の性能を基本的
に変更する事なく、現能力の転送スピードを２倍までな
しえてかつＣＲＴとコンパチブルな駆動回路装置を提供
できる。
第１図は従来例を示す回路ブロック図、第２図は第１図
の動作タイミングチャート、第３図は１つの改良例を示
す回路ブロック図、第４図は第３図の動作タイミングチ
ャート、第５図は本発明の一実施例を示す回路ブロック
図、第６図は第５図の動作タイミングチャートである。 ｌ・・・タイミングコントロール回路、２３・・・高耐
圧ＭＯ５ＩＣ１４・・・Ｎ−ｃｈ高耐圧トランジスタ、
５’、５”・・・シフトレジスタ回路、６・・・ラッチ
回路。 代理人 弁理士 福 士 愛 彦（他２名）手続補正書 昭和５９年 ７月２７日 特許庁長官殿 特願昭５８−２０６５１６ ２、発明の名称 マ） ＩＪフックス表示装置の駆動装置３、補正をする
者 事件との関係 特許出願人 ４、代理人 住 所 ８６４５大阪市阿倍野区長池町２２番２２号［
（及びＣＫ）Ｊと訂正します。
の動作タイミングチャート、第３図は１つの改良例を示
す回路ブロック図、第４図は第３図の動作タイミングチ
ャート、第５図は本発明の一実施例を示す回路ブロック
図、第６図は第５図の動作タイミングチャートである。 ｌ・・・タイミングコントロール回路、２３・・・高耐
圧ＭＯ５ＩＣ１４・・・Ｎ−ｃｈ高耐圧トランジスタ、
５’、５”・・・シフトレジスタ回路、６・・・ラッチ
回路。 代理人 弁理士 福 士 愛 彦（他２名）手続補正書 昭和５９年 ７月２７日 特許庁長官殿 特願昭５８−２０６５１６ ２、発明の名称 マ） ＩＪフックス表示装置の駆動装置３、補正をする
者 事件との関係 特許出願人 ４、代理人 住 所 ８６４５大阪市阿倍野区長池町２２番２２号［
（及びＣＫ）Ｊと訂正します。
Claims (1)
- １、Ｘ−Ｙマトリックス電極を多数本有するマトリック
ス型表示装置において、線順次走査駆動のためのデータ
転送を行なうシフトレジスター回路を含む高耐圧ＭＯ５
ＩＣにあって、上記シフトレジスター回路を、位相の異
なるクロック信号により１つ置きのデータが転送される
、並列配置のシフトレジスター回路に分離して構成して
なることを特徴とするマトリックス型表示装置の駆動装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206516A JPS6097393A (ja) | 1983-10-31 | 1983-10-31 | マトリツクス型表示装置の駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206516A JPS6097393A (ja) | 1983-10-31 | 1983-10-31 | マトリツクス型表示装置の駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097393A true JPS6097393A (ja) | 1985-05-31 |
Family
ID=16524654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206516A Pending JPS6097393A (ja) | 1983-10-31 | 1983-10-31 | マトリツクス型表示装置の駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115198A (ja) * | 1986-10-31 | 1988-05-19 | 富士通株式会社 | マトリクス表示装置のデ−タドライバ |
| JPH0396991A (ja) * | 1989-09-08 | 1991-04-22 | Fuji Electric Co Ltd | 液晶駆動回路 |
-
1983
- 1983-10-31 JP JP58206516A patent/JPS6097393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115198A (ja) * | 1986-10-31 | 1988-05-19 | 富士通株式会社 | マトリクス表示装置のデ−タドライバ |
| JPH0682263B2 (ja) * | 1986-10-31 | 1994-10-19 | 富士通株式会社 | マトリクス表示装置のデ−タドライバ |
| JPH0396991A (ja) * | 1989-09-08 | 1991-04-22 | Fuji Electric Co Ltd | 液晶駆動回路 |
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