KR102489224B1 - 게이트 구동부를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 게이트 구동부를 포함하는 표시장치를 제공한다. 게이트 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지의 제1 풀-업 버퍼 및 제1 풀-다운 버퍼와 상기 제2 스테이지의 제2 풀-업 버퍼 및 제2 풀-다운 버퍼는 상기 스테이지들이 배치되는 방향으로 중첩되도록 배치되고, 상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼는 상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼로 공통 신호를 인가하는 공통 신호 라인을 공유한다.

Description

게이트 구동부를 포함하는 표시장치{Display device comprising gate driver}
본 발명은 GIP(Gate In Panel) 구동 장치에 관한 것으로, 보다 상세하게는, 구동부를 구성하는 스테이지들 간의 특정 배선 공유를 통해 네로우 베젤(narrow bezel)을 구현할 수 있는 게이트 구동부를 포함하는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
스캔신호를 출력하는 스캔 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.
게이트인패널 형태의 스캔 구동부는 외부 장치로부터 클럭 신호 등을 공급받고 이를 기반으로 순차적인 스캔신호를 생성하는 시프트 레지스터 회로와 시프트 레지스터 회로의 출력신호와 클럭 신호 등을 공급받고 이를 기반으로 발광신호를 생성하는 인버터 회로로 구성된다.
다만, 종래에 제안된 게이트인패널 형태의 스캔 구동부는 시프트 레지스터 회로와 인버터 회로의 복잡도 및 레이아웃의 한계로 네로우 베젤(Narrow Bezel) 구현 시 어려움이 있었다. 또한, 표시장치의 해상도가 증가될수록 스캔 구동부의 일 스테이지가 사용가능한 공간이 줄어들게 되어 드라이버 설계에 많은 제약이 생기게 되는 문제점이 있었다.
본 발명의 기술적 과제는 일 스테이지의 풀-다운 버퍼와 인접하는 일 스테이지의 풀-다운 버퍼가 서로 인접하도록 배치하고 인접하는 풀-다운 버퍼들은 신호 배선을 공유하여 고해상도의 네로우 베젤을 구현할 수 있는 게이트 구동부를 포함하는 표시장치를 제공하는 것이다.
본 발명의 기술적 과제는 일 스테이지의 소자와 일 스테이지와 인접하는 스테이지의 소자가 특정 배선을 공유하여 고해상도의 네로우 베젤을 구현할 수 있는 게이트 구동부를 포함하는 표시장치를 제공하는 것이다.
본 발명의 실시예에 따른 게이트 구동부를 포함하는 표시장치를 제공한다. 게이트 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지의 제1 풀-업 버퍼 및 제1 풀-다운 버퍼와 상기 제2 스테이지의 제2 풀-업 버퍼 및 제2 풀-다운 버퍼는 상기 스테이지들이 배치되는 방향으로 중첩되도록 배치되고, 상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼는 상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼로 공통 신호를 인가하는 공통 신호 라인을 공유한다.
일 예에 의하여, 상기 제1 풀-다운 버퍼는 Qb 노드에 의해 제어되고, 상기 제2 풀-다운 버퍼는 Qb' 노드에 의해 제어되고, 상기 제1 풀-다운 버퍼의 액티브 영역과 상기 제2 풀-다운 버퍼의 액티브 영역에는 상기 공통 신호 라인을 통해 공통 신호가 인가된다.
일 예에 의하여, 상기 공통 신호 라인을 통해 인가되는 공통 신호는 게이트 클럭 신호, 하이(high) 레벨의 전압 신호 또는 로우(Low) 레벨의 전압 신호이다.
일 예에 의하여, 상기 공통 신호는 게이트 클럭 신호이고, 상기 제1 스테이지 및 상기 제2 스테이지에는 4개의 클럭 신호가 인가된다.
일 예에 의하여, 상기 게이트 클럭 신호가 로우 레벨인 경우, 상기 스테이지들 각각은 로우 레벨의 전압을 가지는 스캔 신호를 출력한다.
일 예에 의하여, 상기 공통 신호는 하이 레벨의 전압 신호이고, 상기 제1 스테이지 및 상기 제2 스테이지에는 2개의 클럭 신호가 인가된다.
일 예에 의하여, 상기 공통 신호는 로우(Low) 레벨의 전압 신호이고, 상기 제1 스테이지 및 상기 제2 스테이지에는 4개의 클럭 신호가 인가되고, 상기 제1 풀-업 버퍼, 상기 제2 풀-업 버퍼, 상기 제1 풀-다운 버퍼 및 상기 제2 풀-다운 버퍼는 NMOS 트랜지스터로 구성된다.
일 예에 의하여, 상기 제1 풀-다운 버퍼의 Qb 노드 및 상기 제2 풀-다운 버퍼의 Qb' 노드는 공통 커패시터와 연결되고, 상기 공통 커패시터는 상기 제1 풀-업 버퍼 및 상기 제2 풀-업 버퍼와 중첩되도록 배치된다.
일 예에 의하여, 상기 제1 스테이지는 하이 레벨의 전압 신호가 인가되는 제1 초기화부를 포함하고, 상기 제2 스테이지는 상기 하이 레벨의 전압 신호가 인가되는 제2 초기화부를 포함하고, 상기 제1 초기화부와 상기 제2 초기화부는 상기 하이 레벨의 전압 신호가 인가되는 제1 전압 라인과 연결된 공통 전압 라인을 공유한다.
일 예에 의하여, 상기 공통 전압 라인은 상기 제1 초기화부, 상기 제2 초기화부 및 상기 제1 전압 라인을 연결하는 하나의 배선이다.
일 예에 의하여, 상기 제1 초기화부 및 상기 제2 초기화부 각각에는 게이트 클럭 신호가 인가되고, 상기 제1 초기화부 및 상기 제2 초기화부는 상기 게이트 클럭 신호가 인가되는 게이트 클럭 신호 라인과 연결된 공통 클럭 라인을 공유한다.
일 예에 의하여, 상기 공통 클럭 라인은 상기 제1 초기화부를 구성하는 트랜지스터의 게이트 전극 및 상기 제2 초기화부를 구성하는 트랜지스터의 게이트 전극을 서로 연결한다.
일 예에 의하여, 상기 제1 초기화부 및 상기 제2 초기화부는 상기 게이트 클럭 신호에 응답하여 상기 제1 스테이지의 Q 노드 및 상기 제2 스테이지의 Q' 노드를 초기화한다.
일 예에 의하여, 상기 제1 스테이지 및 상기 제2 스테이지에 클럭 신호를 인가하는 클럭 신호 라인들은 서로 인접하도록 배치된다.
본 발명의 실시예에 따른 게이트 구동부를 포함하는 표시장치를 제공한다. 게이트 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 게이트 구동부를 포함하고, 상기 제1 스테이지 및 상기 제2 스테이지 각각은 Q 노드를 제어하기 위한 Q 노드 제어부, 상기 Q 노드를 초기화하는 초기화부, Qb 노드를 제어하기 위한 Qb 노드 제어부 및 상기 Q 노드 및 상기 Qb 노드에 응답하여 스캔 신호를 출력하는 출력부를 포함하고, 상기 제1 스테이지의 출력부와 상기 제2 스테이지의 출력부는 공통 신호 라인 및 공통 커패시터를 서로 공유한다.
일 예에 의하여, 상기 제1 스테이지의 출력부는 제1 풀-업 버퍼 및 제1 풀-다운 버퍼를 포함하고, 상기 제2 스테이지의 출력부는 제2 풀-업 버퍼 및 제2 풀-다운 버퍼를 포함하고, 상기 제1 풀-다운 버퍼의 일단 및 상기 제2 풀-다운 버퍼의 일단은 서로 연결되어 상기 공통 신호 라인으로부터 공통 신호를 인가받는다.
일 예에 의하여, 상기 공통 신호는 게이트 클럭 신호, 하이(high) 레벨의 전압 신호 또는 로우(Low) 레벨의 전압 신호이다.
일 예에 의하여, 상기 공통 커패시터는 상기 제1 풀-다운 버퍼의 게이트 전극 및 상기 제2 풀-다운 버퍼의 게이트 전극을 연결한다.
일 예에 의하여, 상기 제1 스테이지의 초기화부 및 상기 제2 스테이지의 초기화부에는 하이 레벨의 전압 신호가 인가되고, 상기 제1 스테이지의 초기화부의 게이트 전극 및 상기 제2 스테이지의 초기화부의 게이트 전극에는 게이트 클럭 신호가 인가된다.
일 예에 의하여, 상기 제1 스테이지의 초기화부 및 상기 제2 스테이지의 초기화부는 상기 하이 레벨의 전압 신호가 인가되는 제1 전압 라인과 연결된 공통 전압 라인 및 상기 게이트 클럭 신호가 인가되는 게이트 클럭 신호 라인과 연결된 공통 클럭 라인을 공유한다.
본 발명의 실시예에 따르면, 일 스테이지의 풀-다운 버퍼와 인접하는 일 스테이지의 풀-다운 버퍼가 서로 인접하도록 배치하고 인접하는 풀-다운 버퍼들은 신호 배선을 공유하여 고해상도의 네로우 베젤을 구현할 수 있다. 또한, 본 발명의 실시예에 따르면, 일 스테이지들에 배치되는 풀-업 버퍼와 풀-다운 버퍼들이 서로 중첩하도록 배치할 수 있어 일 스테이지가 드라이버에서 차지하는 면적을 줄일 수 있고, 드라이버 설계시 사용되는 배선의 수를 줄일 수 있다.
본 발명의 실시예에 따르면, 일 스테이지의 소자와 일 스테이지와 인접하는 스테이지의 소자가 특정 배선을 공유하여 고해상도의 네로우 베젤을 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 게이트 구동부를 포함하는 표시장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예에 따른 게이트 구동부를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 레이아웃을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동부를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동부의 출력부의 구조를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 게이트 구동부의 출력부를 나타내는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 출력부를 나타내는 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 게이트 구동부를 포함하는 표시장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(200), 발광 제어 구동부(300), 데이터 구동부(400), 및 제어부(500)를 포함할 수 있다.
표시 패널(100)은 영상을 표시할 수 있다. 표시 패널(100)은 복수의 스캔 라인들(SL1 내지 SLn), 복수의 데이터 라인들(DL1 내지 DLm), 복수의 발광 제어 라인들(EM1 내지 EMn), 및 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다.
스캔 구동부(200)는 스캔 라인들(SL1 내지 SLn)을 통해 스캔 신호들을 화소(PX)들에 제공할 수 있다. 스캔 구동부(200)는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 스캔 구동부(200)는 GIP(Gate-driver In Panel) 방식에 따라 표시 패널(100) 상에 직접 형성될 수 있다.
발광 제어 구동부(300)는 발광 제어 라인들(EM1 내지 EMn)을 통해 발광 제어 신호들을 화소(PX)들에 제공할 수 있다. 발광 제어 구동부(300)는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 발광 제어 구동부(300)는 GIP(Gate-driver In Panel) 방식에 따라 표시 패널(100) 상에 직접 형성될 수 있다.
데이터 구동부(400)는 제어부(500)로부터 제3 제어 신호(CNT3) 및 출력 영상 데이터(R', G', B')를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(CNT3)에 기초하여 출력 영상 데이터(R', G', B')을 아날로그 형태의 데이터 신호로 변환하고, 데이터 신호를 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 제어할 수 있다. 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 입력 영상 데이터(R, G, B) 및 제어 신호(CNT)를 수신할 수 있다. 제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CNT1 내지 CNT3)을 생성할 수 있다. 예를 들어, 스캔 구동부(200)를 제어하기 위한 제1 제어 신호(CNT1) 및 제2 제어 신호(CNT2) 각각은 수직 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(400)를 제어하기 위한 제3 제어 신호(CNT3)는 수평 개시 신호, 로드 신호, 등을 포함할 수 있다. 제어부(500)는 입력 영상 신호(R, G, B)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 출력 데이터 신호(R', G', B')를 생성하여 데이터 구동부(400)에 제공할 수 있다.
도 2는 본 발명의 실시예에 따른 게이트 구동부를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 스캔 구동부(200)와 발광 제어 구동부(300)는 복수의 스테이지들(N stage, N+1 stage, N은 자연수)을 포함할 수 있다. 각각의 스테이지들(N stage, N+1 stage)은 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 포함할 수 있다. 즉, 스캔 구동부(200) 및 발광 제어 구동부(300)는 제1 스테이지(1 stage)와 제2 스테이지(2 stage)가 반복되는 구조를 가질 수 있다. 제1 스테이지(1 stage)와 제2 스테이지(2 stage)는 서로 상이한 회로 구조를 가질 수 있다. 제1 스테이지(1 stage)와 제2 스테이지(2 stage)는 일부 배선을 공유하는 구조를 가질 수 있다. 제1 스테이지(1 stage) 및 제2 스테이지(2 stage) 각각의 회로 구조에 대해서는 후술하도록 한다.
각각의 스테이지들(N stage, N+1 stage)에는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4) 및 게이트 클럭 신호(GCLK)가 인가될 수 있고, 제1 전압 신호(VGH) 및 제2 전압 신호(VGL)가 인가될 수 있다. 각각의 스테이지들(N stage, N+1 stage)은 표시 패널(100)로 제1 스캔 신호(SRO1)를 출력하고, 다음 스테이지로 제2 스캔 신호(SRO2)를 출력할 수 있다. 다음 스테이지로 전달된 제2 스캔 신호(SRO2)는 다음 스테이지의 개시 신호(VST)로 사용될 수 있다.
제1 스테이지(1 stage)에서 출력된 제1 스캔 신호(SRO1)은 표시 패널(100) 및 제2 스테이지(2 stage)로 인가될 수 있다. 제2 스테이지(2 stage)는 제1 스캔 신호(SRO1)를 개시 신호로 사용할 수 있다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 레이아웃을 나타내는 도면이고, 도 4는 본 발명의 일 실시예에 따른 게이트 구동부를 나타내는 회로도이다. 도 3은 4개의 스테이지를 보여주는 레이아웃이고, 도 4는 2개의 스테이지를 보여주는 회로도이다.
도 3 및 도 4를 참조하면, 일 스테이지는 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 포함할 수 있다. 일 스테이지에는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4) 및 게이트 클럭 신호(GCLK)가 인가될 수 있고, 제1 전압 신호(VGH) 및 제2 전압 신호(VGL)가 인가될 수 있다. 제1 클럭 신호(CLK1)는 제1 클럭 신호 라인을 통해 인가될 수 있고, 제2 클럭 신호(CLK2)는 제2 클럭 신호 라인을 통해 인가될 수 있고, 제3 클럭 신호(CLK3)는 제3 클럭 신호 라인을 통해 인가될 수 있고, 제4 클럭 신호(CLK4)는 제4 클럭 신호 라인을 통해 인가될 수 있고, 게이트 클럭 신호(GCLK)는 게이트 클럭 신호 라인을 통해 인가될 수 있다. 제1 전압 신호(VGH)는 제1 전압 신호 라인을 통해 인가될 수 있고, 제2 전압 신호(VGL)는 제2 전압 신호 라인을 통해 인가될 수 있다. 제1 전압 신호(VGH)는 하이(High) 레벨의 전압 신호일 수 있고, 제2 전압 신호(VGL)은 로우(Low) 레벨의 전압 신호일 수 있다. 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)는 레이아웃 상에서 서로 인접하도록 배치될 수 있다. 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)가 레이아웃 상에서 특정 영역에 집중적으로 배치되므로, 클럭 신호 라인들과 소자들 간의 연결하는 배선의 수가 감소될 수 있다.
제1 스테이지(1 stage)는 Q 노드 제어부(210a), 제1 초기화부(230a), Qb 노드 제어부(250a) 및 제1 출력부(270a)를 포함할 수 있다. Q 노드 제어부(210a), 제1 초기화부(230a), Qb 노드 제어부(250a) 및 제1 출력부(270a)를 구성하는 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다. 제2 스테이지(2 stage)는 Q' 노드 제어부(210b), 제2 초기화부(230b), Qb' 노드 제어부(250b) 및 제2 출력부(270b)를 포함할 수 있다. Q' 노드 제어부(210b), 제2 초기화부(230b), Qb' 노드 제어부(250b) 및 제2 출력부(270b)를 구성하는 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다. 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 구성하는 소자들은 동일하나, 소자들과 각종 라인과의 연결관계는 일부 상이할 수 있다. 이하에서는 설명의 편의를 위해, 제1 스테이지(1 stage)와 제2 스테이지(2 stage)를 같이 설명하도록 한다.
Q 노드 제어부(210a)는 Q 노드의 방전 및 충전을 제어할 수 있고, Q' 노드 제어부(210b)는 Q' 노드의 방전 및 충전을 제어할 수 있다. Q 노드 제어부(210a) 및 Q' 노드 제어부(210b)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있고, Q' 노드 제어부(210b)는 제1' 트랜지스터(T1'), 제2' 트랜지스터(T2') 및 제3' 트랜지스터(T3')를 포함할 수 있다. 제1 트랜지스터(T1)는 클럭 신호에 동기화된 개시 신호(VST)를 인가받아 제1 스테이지(1stage)의 Q 노드를 충전시킬 수 있다. 제1' 트랜지스터(T1')는 제1 스테이지(1 stage)에서 출력된 스캔 신호를 개시 신호(VST)로 하여 제2 스테이지(2 stage)의 Q' 노드를 충전시킬 수 있다. 개시 신호(VST)는 전단 스테이지의 스캔 신호일 수 있다. 제1 트랜지스터(T1)는 제2 클럭 신호(CLK2)에 의해 제어될 수 있고, 제1' 트랜지스터(T1')는 제3 클럭 신호(CLK3)에 의해 제어될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 Q 노드의 방전을 제어할 수 있고, 제2' 트랜지스터(T2') 및 제3' 트랜지스터(T3')는 Q' 노드의 방전을 제어할 수 있다. 제2 트랜지스터(T2)와 제1 트랜지스터(T1)가 연결되는 지점이 Q 노드일 수 있고, 제2' 트랜지스터(T2')와 제1' 트랜지스터(T1')가 연결되는 지점이 Q' 노드일 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)와 연결될 수 있고, 제3 트랜지스터(T3)는 제2 트랜지스터(T1)와 연결될 수 있다. 제2' 트랜지스터(T2')는 제1' 트랜지스터(T1')와 연결될 수 있고, 제3' 트랜지스터(T3')는 제2' 트랜지스터(T1')와 연결될 수 있다. 제2 트랜지스터(T2)는 제3 클럭 신호(CLK3)에 의해 제어될 수 있고, 제2' 트랜지스터(T2')는 제4 클럭 신호(CLK4)에 의해 제어될 수 있다. 제3 트랜지스터(T3)의 입력단은 제2 트랜지스터(T2)와 연결되고, 제3 트랜지스터(T3)의 출력단은 제1 스캔 신호(SRO1)를 출력하는 제1 출력 단자와 연결될 수 있다. 제3' 트랜지스터(T3')의 입력단은 제2' 트랜지스터(T2')와 연결되고, 제3' 트랜지스터(T3')의 출력단은 제2 스캔 신호(SRO2)를 출력하는 제2 출력 단자와 연결될 수 있다. 제3 트랜지스터(T3)의 출력단은 제1' 트랜지스터(T1')의 입력단과 연결될 수 있다.
제1 초기화부(230a)는 Q 노드를 초기화하여 게이트 구동부가 동작하지 않도록 제어할 수 있고, 제2 초기화부(230b)는 Q' 노드를 초기화하여 게이트 구동부가 동작하지 않도록 제어할 수 있다. 제1 초기화부(230a) 및 제2 초기화부(230b)에는 제1 전압 신호(VGH)가 인가될 수 있고, 제1 초기화부(230a) 및 제2 초기화부(230b)는 게이트 클럭 신호(GCLK)에 의해 제어될 수 있다. 제1 초기화부(230a)는 제4 트랜지스터(T4)로 구성될 수 있고, 제2 초기화부(230b)는 제4' 트랜지스터(T4)로 구성될 수 있다. 제4 트랜지스터(T4)가 턴-오프 상태인 경우, 제1 스테이지(1 stage)가 출력하는 제1 스캔 신호(SRO1)는 모두 로우 레벨의 전압 신호일 수 있다. 제4' 트랜지스터(T4')가 턴-오프 상태인 경우, 제2 스테이지(2 stage)가 출력하는 제2 스캔 신호(SRO2)는 모두 로우 레벨의 전압 신호일 수 있다. 제4 트랜지스터(T4) 및 제4' 트랜지스터(T4')에는 제1 전압 신호(VGH)가 인가될 수 있고, 게이트 클럭 신호(GCLK)에 의해 제어될 수 있다. 제4 트랜지스터(T4)와 제4' 트랜지스터(T4')는 제1 전압 신호(VGH)가 전송되는 공통 전압 라인(50) 및 게이트 클럭 신호(GCLK)가 전송되는 공통 클럭 라인(70)을 공유할 수 있다. 즉, 제1 전압 신호(VGH)가 인가되는 제1 전압 신호 라인과 연결되는 공통 전압 라인(50)은 하나의 배선으로 구성되고, 공통 전압 라인(50)은 제4 트랜지스터(T4)와 제4' 트랜지스터(T4')의 액티브 영역과 연결될 수 있다. 공통 전압 라인(50)은 제1 스테이지(1 stage)와 제2 스테이지(2 stage)에 하나만 제공될 수 있다. 또한, 게이트 클럭 신호(GCLK)가 인가되는 게이트 클럭 신호 라인과 연결되는 공통 클럭 라인(70)은 하나의 배선으로 구성되고, 공통 클럭 라인(70)은 제4 트랜지스터(T4)와 제4' 트랜지스터(T4')의 게이트 전극과 연결될 수 있다. 공통 클럭 라인(70)은 제1 스테이지(1 stage)와 제2 스테이지(2 stage)에 하나만 제공될 수 있다.
제4 트랜지스터(T4)의 출력단은 제1 보조 트랜지스터(Tbv)와 연결될 수 있고, 제4' 트랜지스터(T4')의 출력단은 제2 보조 트랜지스터(Tbv')와 연결될 수 있다. 제1 보조 트랜지스터(Tbv) 및 제2 보조 트랜지스터(Tbv')는 제2 전압 신호(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다. 제1 보조 트랜지스터(Tbv) 및 제2 보조 트랜지스터(Tbv')는 등가회로적으로 쇼트 상태로 간주될 수 있다.
Qb 노드 제어부(250a)는 Qb 노드의 방전 및 충전을 제어할 수 있고, Qb' 노드 제어부(250b)는 Qb' 노드의 방전 및 충전을 제어할 수 있다. Qb 노드 제어부(250a)는 제5 트랜지스터(T5), 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)를 포함할 수 있고, Qb' 노드 제어부(250b)는 제5' 트랜지스터(T5'), 제8' 트랜지스터(T8') 및 제9' 트랜지스터(T9')를 포함할 수 있다. 제5 트랜지스터(T5)는 제1 클럭 신호(CLK1)를 인가받아 Qb 노드를 충전시킬 수 있고, 제5' 트랜지스터(T5')는 제2 클럭 신호(CLK2)를 인가받아 Qb' 노드를 충전시킬 수 있다. 제5 트랜지스터(T5)는 제1 클럭 신호(CLK1)에 의해 제어될 수 있고, 제5' 트랜지스터(T5')는 제2 클럭 신호(CLK2)에 의해 제어될 수 있다. 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)는 Qb 노드를 방전시킬 수 있고, 제8' 트랜지스터(T8') 및 제9' 트랜지스터(T9')는 Qb' 노드를 방전시킬 수 있다. 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 연결되는 지점은 Qb 노드일 수 있고, 제5' 트랜지스터(T5')와 제8' 트랜지스터(T8')가 연결되는 지점은 Qb' 노드일 수 있다. 제9 트랜지스터(T9)는 제8 트랜지스터(T8) 및 제5 트랜지스터(T5)의 게이트 전극과 연결될 수 있고, 제9' 트랜지스터(T9')는 제8' 트랜지스터(T8') 및 제5' 트랜지스터(T5')의 게이트 전극과 연결될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제1 트랜지스터(T1)의 액티브 영역과 연결될 수 있고, 제8 트랜지스터(T8)는 개시 신호(VST)에 의해 제어될 수 있다. 제8' 트랜지스터(T8')의 게이트 전극은 제1' 트랜지스터(T1')의 액티브 영역과 연결될 수 있고, 제8' 트랜지스터(T8')는 제1 출력 단자로부터 출력된 개시 신호(VST)에 의해 제어될 수 있다. 제9 트랜지스터(T9)는 제8 트랜지스터(T8)과 연결될 수 있고, 제9' 트랜지스터(T9')는 제8' 트랜지스터(T8')와 연결될 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제1 트랜지스터(T1)의 게이트 전극과 연결될 수 있고, 제9' 트랜지스터(T9')의 게이트 전극은 제1' 트랜지스터(T1')의 게이트 전극과 연결될 수 있다.
제1 출력부(270a)는 Q 노드 및 Qb 노드에 응답하여 제1 스캔 신호(SRO1)를 출력할 수 있고, 제2 출력부(270b)는 Q' 노드 및 Qb' 노드에 응답하여 제2 스캔 신호(SRO2)를 출력할 수 있다. 제1 출력부(270a)는 Q 노드에 의해 제어되는 제6 트랜지스터(T6) 및 Qb 노드에 의해 제어되는 제7 트랜지스터(T7)를 포함할 수 있고, 제2 출력부(270b)는 Q' 노드에 의해 제어되는 제6' 트랜지스터(T6') 및 Qb' 노드에 의해 제어되는 제7' 트랜지스터(T7')를 포함할 수 있다. 제6 트랜지스터(T6)와 제6' 트랜지스터(T6')는 풀-업 버퍼일 수 있고, 제7 트랜지스터(T7)와 제7' 트랜지스터(T7')는 풀-다운 버퍼일 수 있다. 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제7 ' 트랜지스터(T7') 및 제6' 트랜지스터(T6')는 서로 중첩되도록 배치될 수 있다. 버퍼를 구성하는 트랜지스터들은 많은 드라이버의 설계시 큰 면적을 차지할 수 있다. 본 발명의 실시예에 따르면, 버퍼를 구성하는 트랜지스터들을 서로 이격되도록 배치하지 않고 서로 중첩되도록 배치시킬 수 있으므로 드라이버의 설계시 공간 효율성을 증가시킬 수 있다. 또한, 버퍼를 구성하는 트랜지스터들 각각의 액티브 영역이 서로 인접하거나 연결되어 있으므로, 별도의 메탈을 사용하지 않고도 버퍼를 구성하는 트랜지스터들을 연결시킬 수 있다. 따라서, 드라이버의 설계 시 메탈 사용을 줄일 수 있고, 배선의 구성이 쉬워질 수 있다.
제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 연결되는 지점은 제1 출력 단자일 수 있고, 제6' 트랜지스터(T6')와 제7' 트랜지스터(T7')가 연결되는 지점은 제2 출력 단자일 수 있다. 제1 출력 단자를 통해 출력되는 제1 스캔 신호(SRO1)은 제2 스테이지(2 stage)의 제1' 트랜지스터(T1')의 액티브 영역 및 제8' 트랜지스터(T8')의 게이트 전극으로 전달될 수 있다. 제2 스캔 신호(SRO2)는 다음 스테이지로 전달되어 개시 신호로 사용될 수 있다. 제6 트랜지스터(T6)에는 제3 클럭 신호(CLK3)가 인가되고, 제7 트랜지스터(T7)에는 게이트 클럭 신호(GCLK)가 인가되고, 제6' 트랜지스터(T6')에는 제4 클럭 신호(CLK4)가 인가되고, 제7' 트랜지스터(T7')에는 게이트 클럭 신호(GCLK)가 인가될 수 있다. 제7 트랜지스터(T7)와 제7' 트랜지스터(T7')는 게이트 클럭 신호(GCLK)가 전송되는 공통 신호 라인(30)을 공유할 수 있다. 제7 트랜지스터(T7)의 액티브 영역과 제7' 트랜지스터(T7')의 액티브 영역은 서로 연결될 수 있다. 일반적으로, 일 스테이지의 풀-다운 버퍼는 다음 스테이지의 풀-업 버퍼와 연결되지만, 본 발명의 실시예에 따르면 제1 스테이지(1 stage)의 풀-다운 버퍼는 제2 스테이지(2 stage)의 풀-다운 버퍼와 연결될 수 있다. 즉, 제1 스테이지(1 stage)와 제2 스테이지(2 stage)는 공통 신호 라인(30)을 기준으로 대칭되도록 소자들이 배치되는 플립(flip) 구조로 형성될 수 있다. 게이트 클럭 신호(GCLK)가 인가되는 게이트 클럭 신호 라인과 연결되는 공통 신호 라인(30)은 하나의 배선으로 구성되고, 공통 신호 라인(30)은 제7 트랜지스터(T7)와 제7' 트랜지스터(T7')의 액티브 영역과 연결될 수 있다. 공통 신호 라인(30)은 제1 스테이지(1 stage)와 제2 스테이지(2 stage)에 하나만 제공될 수 있다.
상술한 예와 달리, 공통 신호 라인(30)를 통해 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)의 풀-다운 버퍼로 인가되는 공통 신호는 게이트 클럭 신호(GCLK), 하이 레벨의 전압 신호(VGH) 또는 로우 레벨의 전압 신호(VGL) 중 어느 하나일 수 있다. 본 발명의 실시예에서는 공통 신호 라인(30)을 통해 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)의 풀-다운 버퍼로 게이트 클럭 신호(GCLK)가 인가되지만, 스테이지를 구성하는 소자의 배치를 달리하는 경우에는 공통 신호 라인(30)을 통해 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)의 풀-다운 버퍼로 하이 레벨의 전압 신호(VGH) 또는 로우 레벨의 전압 신호(VGL)가 인가될 수 있다.
제6 트랜지스터(T6)의 게이트 전극에는 Q 노드 커패시터(CQ)가 배치될 수 있고, 제6' 트랜지스터(T6')의 게이트 전극에는 Q' 노드 커패시터(CQ')가 배치될 수 있다. Q 노드 커패시터(CQ)는 제1 출력 단자와 연결될 수 있고 Q' 노드 커패시터(CQ')는 제2 출력 단자와 연결될 수 있다.
제7 트랜지스터(T7)의 게이트 전극에는 Qb 노드 커패시터(CQB)가 배치될 수 있고, 제7' 트랜지스터(T7')의 게이트 전극에는 Qb' 노드 커패시터(CQB')가 배치될 수 있다. Qb 노드 커패시터(CQB)와 Qb' 노드 커패시터(CQB')는 공통 신호 라인(30)을 통해 서로 연결될 수 있다. 따라서, Qb 노드 커패시터(CQB)와 Qb' 노드 커패시터(CQB')는 별도의 커패시터가 아니라 하나의 커패시터일 수 있다. 본 발명의 실시예에 따르면, Qb 노드 커패시터(CQB)와 Qb' 노드 커패시터(CQB')는 공통 커패시터로 정의될 수 있고, 공통 커패시터는 Qb 노드와 Qb' 노드와 연결될 수 있다. 공통 커패시터는 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)에 하나가 형성될 수 있다. 즉, 제1 스테이지(1 stage)와 제2 스테이지(2 stage)는 Qb 노드와 연결되는 하나의 공통 커패시터를 가질 수 있다. 구조적으로, 공통 커패시터는 제6 트랜지스터(T6)와 제6' 트랜지스터(T6')와 스테이지들이 배치되는 방향으로 중첩되도록 배치될 수 있다. 구체적으로, 스테이지들이 배치되는 방향은 제1 스테이지(1 stage)에서 제2 스테이지(2 stage)를 향하는 방향으로 정의될 수 있다.
본 발명의 실시예에 따르면, 버퍼를 구성하는 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제7 ' 트랜지스터(T7') 및 제6' 트랜지스터(T6')는 서로 중첩되도록 배치될 수 있다. 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제7 ' 트랜지스터(T7') 및 제6' 트랜지스터(T6')를 서로 중첩하면서 드라이버의 설계 시 하나의 스테이지에 할당되는 세로 피치(Pitch)를 만족시키기 위해 본 발명은 실시예는 제1 스테이지(1 stage)의 풀-다운 버퍼와 제2 스테이지(stage)의 풀-다운 버퍼가 일부 배선을 공유하는 구조를 구현하였다. 즉, 제7 트랜지스터(T7)의 액티브 영역과 제7' 트랜지스터(T7)의 액티브 영역 사이에 공통 신호 라인(30)을 제공하고, 제7 트랜지스터(T7)와 제7' 트랜지스터(T7)는 공통 신호 라인(30)을 공유할 수 있다. 이를 통해, 하나의 스테이지가 드라이버에서 차지하는 면적을 줄일 수 있다.
또한, 본 발명의 실시예에 따르면, 버퍼를 구성하는 트랜지스터들을 서로 이격되도록 배치하지 않고 서로 중첩되도록 배치시킬 수 있으므로 드라이버의 설계시 공간 효율성을 증가시킬 수 있다. 또한, 버퍼를 구성하는 트랜지스터들 각각의 액티브 영역이 서로 인접하거나 연결되어 있으므로, 별도의 메탈을 사용하지 않고도 버퍼를 구성하는 트랜지스터들을 연결시킬 수 있다. 따라서, 드라이버의 설계 시 메탈 사용을 줄일 수 있고, 배선의 구성이 단순해 질 수 있다.
또한, 본 발명의 실시예에 따르면, 제1 스테이지(1 stage)와 제2 스테이지(2 stage)의 Q 노드를 초기화하기 위한 트랜지스터들(제4 트랜지스터(T4) 및 제4' 트랜지스터(T4'))은 제1 전압 신호(VGH)가 인가되는 공통 전압 라인(50) 및 게이트 클럭 신호(GCLK)가 인가되는 공통 클럭 라인(70)을 공유할 수 있다. 공통 전압 라인(50) 및 공통 클럭 라인(70)은 제1 스테이지(1 stage)와 제2 스테이지(2 stage)에 각각 하나가 형성될 수 있다. 제1 스테이지(1 stage)와 제2 스테이지(2 stage)가 공통 전압 라인(50) 및 공통 클럭 라인(70)을 공유함에 따라 일 스테이지가 드라이버에서 차지하는 면적을 줄일 수 있다. 또한, 제1 전압 신호 라인 및 게이트 클럭 신호 라인과 제4 트랜지스터(T4) 및 제4' 트랜지스터(T4')를 연결하는데 사용되는 배선의 수를 줄일 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동부의 출력부의 구조를 설명하기 위한 도면이다. 도 5에서는 도면 부호 T6은 제1 풀-업 버퍼로 정의되고, 도면 부호 T7는 제1 풀-다운 버퍼로 정의되고, 도면 부호 T6'는 제2 풀-업 버퍼로 정의되고, 도면 부호 T7'는 제2 풀-다운 버퍼로 정의될 수 있다.
도 4 및 도 5를 참조하면, 제1 출력부(270a)는 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있고, 제2 출력부(270b)는 제6' 트랜지스터(T6') 및 제7' 트랜지스터(T7')를 포함할 수 있다. 제6 트랜지스터(T6) 및 제6' 트랜지스터(T6')는 풀-업 버퍼일 수 있고, 제7 트랜지스터(T7) 및 제7' 트랜지스터(T7')는 풀-다운 버퍼일 수 있다. 제6 트랜지스터(T6)는 제1 풀-업 버퍼로 정의될 수 있고, 제7 트랜지스터(T7)는 제1 풀-다운 버퍼로 정의될 수 있고, 제6' 트랜지스터(T6')는 제2 풀-업 버퍼로 정의될 수 있고, 제7' 트랜지스터(T7')는 제2 풀-다운 버퍼로 정의될 수 있다.
제1 풀-업 버퍼(T6)는 제1 스캔 배선(33a), 제1 게이트 배선(35a) 및 제1 클럭 배선(37a)으로 구성될 수 있다. 제1 풀-다운 버퍼(T7)는 공통 신호 배선(30), 제2 게이트 배선(31a) 및 제1 스캔 배선(33a)으로 구성될 수 있다. 제2 풀-다운 버퍼(T7')는 공통 신호 배선(30), 제3 게이트 배선(31b) 및 제2 스캔 배선(33b)으로 구성될 수 있다. 제2 풀-업 버퍼(T6')는 제2 스캔 배선(33b), 제4 게이트 배선(35b) 및 제2 클럭 배선(37b)으로 구성될 수 있다. 제1 스캔 배선(33a)은 제1 스캔 신호(SRO1)를 출력하기 위한 배선일 수 있고, 제2 스캔 배선(33b)은 제2 스캔 신호(SRO2)를 출력하기 위한 배선일 수 있다. 제1 게이트 배선(35a)은 제1 풀-업 버퍼(T6)의 게이트 전극일 수 있고, 제2 게이트 배선(31a)은 제1 풀-다운 버퍼(T7)의 게이트 전극일 수 있고, 제3 게이트 배선(31b)은 제2 풀-다운 버퍼(T7')의 게이트 전극일 수 있고, 제4 게이트 배선(35b)은 제2 풀-업 버퍼(T6')의 게이트 전극일 수 있다. 제1 클럭 배선(37a)은 제1 풀-업 버퍼(T6)로 클럭 신호를 인가하기 위한 배선으로, 본 발명의 실시예에서는 제3 클럭 신호(CLK3)를 인가하기 위한 배선일 수 있다. 즉, 제1 클럭 배선(37a)은 제3 클럭 신호 라인과 연결될 수 있다. 제2 클럭 배선(37b)은 제2 풀-업 버퍼(T6')로 클럭 신호를 인가하기 위한 배선으로, 본 발명의 실시예에서는 제4 클럭 신호(CLK5)를 인가하기 위한 배선일 수 있다. 즉, 제2 클럭 배선(37b)은 제4 클럭 신호 라인과 연결될 수 있다.
제1 출력부(270a)와 제2 출력부(270b)는 공통 신호 배선(30)을 공유할 수 있다. 즉, 제1 풀-다운 버퍼(T7)와 제2 풀-다운 버퍼(T7')는 공통 신호 배선(30)을 기준으로 서로 대칭될 수 있다. 공통 신호 배선(30)은 제1 출력부(270a)의 일 구성일 수 있고 제2 출력부(270b)의 일 구성일 수도 있다. 제1 출력부(270a)와 제2 출력부(270b)는 공통 신호 배선(30)을 공유함에 따라, 제1 스테이지(1 stage)와 제2 스테이지(2 stage)의 세로 방향의 피치가 줄어들 수 있다. 여기서, 세로 방향의 의미는 스테이지들이 배치되는 방향을 의미할 수 있다.
디스플레이의 해상도가 증가함에 따라 하나의 스테이지가 사용가능한 면적은 줄어들게 된다. 본 발명의 실시예에 따르면, 제1 스테이지(1 stage)의 풀-다운 버퍼와 제2 스테이지(2 stage)의 풀-다운 버퍼가 하나의 공통 신호 배선을 공유함에 따라 하나의 스테이지가 드라이버에서 차지하는 세로 면적이 줄어들게 된다. 따라서, 750ppi 이상의 해상도를 구현하면서도 풀-업 버퍼와 풀-다운 버퍼가 중첩되도록 회로를 설계할 수 있다. 복수의 스테이지들에 존재하는 풀-업 버퍼와 풀-다운 버퍼가 중첩되도록 배치됨에 따라, 드라이버 설계 시 소자 배치를 위한 공간을 충분히 확보할 수 있다. 또한, 드라이버 설계 시, 풀-업 버퍼와 풀-다운 버퍼 간을 연결하는 배선을 생략할 수 있다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 타이밍도이다.
도 2, 도 4 및 도 6을 참조하면, 제1 스테이지(1 stage)에는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)가 인가될 수 있고, 제2 스테이지(2 stage)에는 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)가 인가될 수 있다. 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 서로 다른 위상을 가진 클럭 신호일 수 있다. 즉, 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 포함하는 N 스테이지에는 서로 다른 위상을 가진 4개의 클럭 신호들이 인가될 수 있다.
게이트 클럭 신호(GCLK)는 게이트 구동부를 초기화하기 위한 신호일 수 있다. 게이트 클럭 신호(GCLK)가 로우 레벨의 전압 구간인 경우, 제4 트랜지스터(T4) 및 제4' 트랜지스터(T4')는 턴-오프될 수 있고, 제1 스테이지(1 stage)에서 출력되는 제1 스캔 신호(SRO1) 및 제2 스테이지(2 stage)에서 출력되는 제2 스캔 신호(SRO2)는 모두 로우 레벨의 전압 신호를 출력할 수 있다. 따라서, 게이트 클럭 신호(GCLK)에 의해 게이트 구동부를 오프(OFF)시킬 수 있다.
전단의 스테이지(N-1 스테이지)에서 출력된 스캔 신호는 N 스테이지의 제1 스테이지(1 stage)의 개시 신호(VST)일 수 있다. 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)는 게이트 구동부를 초기화하기 위한 구간을 제외한 프레임 기간 동안 한번 출력될 수 있다. 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)는 동일한 폭을 가지는 펄스를 출력하고, 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)가 출력하는 각각의 펄스는 순차적으로 쉬프트되어 출력될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 게이트 구동부의 출력부를 나타내는 회로도이고, 도 8은 본 발명의 다른 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 타이밍도이다.
도 7 및 도 8을 참조하면, 제1 스테이지(1 stage)는 제1 풀-업 버퍼(Tu1) 및 제1 풀-다운 버퍼(Td1)를 포함할 수 있고, 제2 스테이지(2 stage)는 제2 풀-업 버퍼(Tu2) 및 제2 풀-다운 버퍼(Td2)를 포함할 수 있다. 제1 풀-업 버퍼(Tu1), 제1 풀-다운 버퍼(Td1), 제2 풀-업 버퍼(Tu2) 및 제2 풀-다운 버퍼(Td2)를 구성하는 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다. 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)에는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 인가될 수 있다. 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 반전 신호일 수 있다. 제1 풀-업 버퍼(Tu1)는 Q 노드에 의해 제어될 수 있고, 제1 풀-다운 버퍼(Td1)는 Qb 노드에 의해 제어될 수 있고, 제2 풀-업 버퍼(Tu2)는 Q' 노드에 의해 제어될 수 있고, 제2 풀-다운 버퍼(Td2)는 Qb' 노드에 의해 제어될 수 있다. Q 노드, Qb 노드, Q' 노드 및 Qb' 노드를 제어하기 위한 회로는 다양하게 설계될 수 있다.
제1 풀-다운 버퍼(Td1)와 제2 풀-다운 버퍼(Td2)는 공통 신호 라인(30)을 공유할 수 있고, 공통 신호 라인(30)에는 하이 레벨의 전압 신호가 인가될 수 있다. 제1 풀-다운 버퍼(Td1)와 제2 풀-다운 버퍼(Td2)가 공통 신호 라인(30)을 공유함에 따라, 제1 풀-다운 버퍼(Td1)와 제2 풀-다운 버퍼(Td2)가 세로 방향으로 중첩되어 배치될 수 있으므로 제1 스테이지(1 stage)와 제2 스테이지(2 stage)가 드라이버 내에서 차지하는 면적이 감소될 수 있다. 특히 제1 스테이지(1 stage)와 제2 스테이지(2 stage)의 세로 방향의 피치가 감소될 수 있다. 세로 방향은 드라이버 설계 레이아웃 상에서 제1 스테이지(1 stage)에서 제2 스테이지(2 stage)를 향하는 방향일 수 있다.
개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)는 프레임 기간 동안 한번 출력될 수 있다. 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)는 동일한 폭을 가지는 펄스를 출력하고, 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)가 출력하는 각각의 펄스는 순차적으로 쉬프트되어 출력될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 출력부를 나타내는 회로도이고, 도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 타이밍도이다.
도 9 및 도 10을 참조하면, 제1 스테이지(1 stage)는 제1 풀-업 버퍼(Tu1) 및 제1 풀-다운 버퍼(Td1)를 포함할 수 있고, 제2 스테이지(2 stage)는 제2 풀-업 버퍼(Tu2) 및 제2 풀-다운 버퍼(Td2)를 포함할 수 있다. 제1 풀-업 버퍼(Tu1), 제1 풀-다운 버퍼(Td1), 제2 풀-업 버퍼(Tu2) 및 제2 풀-다운 버퍼(Td2)를 구성하는 트랜지스터는 NMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다. 제1 스테이지(1 stage)에는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)가 인가될 수 있고, 제2 스테이지(2 stage)에는 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)가 인가될 수 있다. 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 서로 다른 위상을 가진 클럭 신호일 수 있다. 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 수평기간이 서로 중첩될 수 있다.
제1 풀-업 버퍼(Tu1)는 Q 노드에 의해 제어될 수 있고, 제1 풀-다운 버퍼(Td1)는 Qb 노드에 의해 제어될 수 있고, 제2 풀-업 버퍼(Tu2)는 Q' 노드에 의해 제어될 수 있고, 제2 풀-다운 버퍼(Td2)는 Qb' 노드에 의해 제어될 수 있다. Q 노드, Qb 노드, Q' 노드 및 Qb' 노드를 제어하기 위한 회로는 다양하게 설계될 수 있다.
제1 풀-다운 버퍼(Td1)와 제2 풀-다운 버퍼(Td2)는 공통 신호 라인(30)을 공유할 수 있고, 공통 신호 라인(30)에는 로우 레벨의 전압 신호가 인가될 수 있다. 제1 풀-다운 버퍼(Td1)와 제2 풀-다운 버퍼(Td2)가 공통 신호 라인(30)을 공유함에 따라, 제1 풀-다운 버퍼(Td1)와 제2 풀-다운 버퍼(Td2)가 세로 방향으로 중첩되어 배치될 수 있으므로 제1 스테이지(1 stage)와 제2 스테이지(2 stage)가 드라이버 내에서 차지하는 면적이 감소될 수 있다. 특히 제1 스테이지(1 stage)와 제2 스테이지(2 stage)의 세로 방향의 피치가 감소될 수 있다. 세로 방향은 드라이버 설계 레이아웃 상에서 제1 스테이지(1 stage)에서 제2 스테이지(2 stage)를 향하는 방향일 수 있다.
개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)는 프레임 기간 동안 한번 출력될 수 있다. 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)는 동일한 폭을 가지는 펄스를 출력하고, 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2)가 출력하는 각각의 펄스는 순차적으로 쉬프트되어 출력될 수 있다. 다만, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 일부 중첩될 수 있고, 이에 따라 개시 신호(VST), 제1 스캔 신호(SRO1) 및 제2 스캔 신호(SRO2) 각각이 출력하는 펄스는 일부 중첩될 수 있다.
본 발명의 실시예에 따르면, NMOS 트랜지스터로 구성되는 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)는 로우 레벨의 전압 신호가 인가되는 공통 신호 라인(30)을 공유할 수 있다. 풀-다운 버퍼들이 하나의 배선을 공유하는 구조는 NMOS 트랜지스터로 구성된 스테이지들에도 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 영상을 표시하는 표시패널; 및
    상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고,
    상기 제1 스테이지의 제1 풀-업 버퍼 및 제1 풀-다운 버퍼와 상기 제2 스테이지의 제2 풀-업 버퍼 및 제2 풀-다운 버퍼는 상기 스테이지들이 배치되는 방향으로 중첩되도록 배치되고,
    상기 스테이지들이 배치되는 방향과 직교하는 방향을 따라 연장된 가상선을 기준으로, 상기 제1 풀-업 버퍼와 상기 제2 풀-업 버퍼는 대칭이고 상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼는 대칭이며,
    상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼는 상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼로 공통 신호를 인가하는 공통 신호 라인을 공유하고,
    상기 제1 풀-다운 버퍼의 액티브 영역과 상기 제2 풀-다운 버퍼의 액티브 영역에는 상기 공통 신호 라인을 통해 상기 공통 신호가 인가되는, 게이트 구동부를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 풀-다운 버퍼는 Qb 노드에 의해 제어되고, 상기 제2 풀-다운 버퍼는 Qb' 노드에 의해 제어되는,
    게이트 구동부를 포함하는 표시장치.
  3. 제1 항에 있어서,
    상기 공통 신호 라인을 통해 인가되는 공통 신호는 게이트 클럭 신호, 하이(high) 레벨의 전압 신호 또는 로우(Low) 레벨의 전압 신호인,
    게이트 구동부를 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 공통 신호는 게이트 클럭 신호이고,
    상기 제1 스테이지 및 상기 제2 스테이지에는 4개의 클럭 신호가 인가되는,
    게이트 구동부를 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 게이트 클럭 신호가 로우 레벨인 경우, 상기 스테이지들 각각은 로우 레벨의 전압을 가지는 스캔 신호를 출력하는,
    게이트 구동부를 포함하는 표시장치.
  6. 제3 항에 있어서,
    상기 공통 신호는 하이 레벨의 전압 신호이고,
    상기 제1 스테이지 및 상기 제2 스테이지에는 2개의 클럭 신호가 인가되는,
    게이트 구동부를 포함하는 표시장치.
  7. 제3 항에 있어서,
    상기 공통 신호는 로우(Low) 레벨의 전압 신호이고,
    상기 제1 스테이지 및 상기 제2 스테이지에는 4개의 클럭 신호가 인가되고,
    상기 제1 풀-업 버퍼, 상기 제2 풀-업 버퍼, 상기 제1 풀-다운 버퍼 및 상기 제2 풀-다운 버퍼는 NMOS 트랜지스터로 구성되는,
    게이트 구동부를 포함하는 표시장치.
  8. 제1 항에 있어서,
    상기 제1 풀-다운 버퍼의 Qb 노드 및 상기 제2 풀-다운 버퍼의 Qb' 노드는 공통 커패시터와 연결되고, 상기 공통 커패시터는 상기 제1 풀-업 버퍼 및 상기 제2 풀-업 버퍼와 중첩되도록 배치되는,
    게이트 구동부를 포함하는 표시장치.
  9. 제1 항에 있어서,
    상기 제1 스테이지는 하이 레벨의 전압 신호가 인가되는 제1 초기화부를 포함하고,
    상기 제2 스테이지는 상기 하이 레벨의 전압 신호가 인가되는 제2 초기화부를 포함하고,
    상기 제1 초기화부와 상기 제2 초기화부는 상기 하이 레벨의 전압 신호가 인가되는 제1 전압 라인과 연결된 공통 전압 라인을 공유하는,
    게이트 구동부를 포함하는 표시장치.
  10. 제9 항에 있어서,
    상기 공통 전압 라인은 상기 제1 초기화부, 상기 제2 초기화부 및 상기 제1 전압 라인을 연결하는 하나의 배선인,
    게이트 구동부를 포함하는 표시장치.
  11. 제9 항에 있어서,
    상기 제1 초기화부 및 상기 제2 초기화부 각각에는 게이트 클럭 신호가 인가되고,
    상기 제1 초기화부 및 상기 제2 초기화부는 상기 게이트 클럭 신호가 인가되는 게이트 클럭 신호 라인과 연결된 공통 클럭 라인을 공유하는,
    게이트 구동부를 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 공통 클럭 라인은 상기 제1 초기화부를 구성하는 트랜지스터의 게이트 전극 및 상기 제2 초기화부를 구성하는 트랜지스터의 게이트 전극을 서로 연결하는,
    게이트 구동부를 포함하는 표시장치.
  13. 제11항에 있어서,
    상기 제1 초기화부 및 상기 제2 초기화부는 상기 게이트 클럭 신호에 응답하여 상기 제1 스테이지의 Q 노드 및 상기 제2 스테이지의 Q' 노드를 초기화하는,
    게이트 구동부를 포함하는 표시장치.
  14. 제1 항에 있어서,
    상기 제1 스테이지 및 상기 제2 스테이지에 클럭 신호를 인가하는 클럭 신호 라인들은 서로 인접하도록 배치되는,
    게이트 구동부를 포함하는 표시장치.
  15. 영상을 표시하는 표시패널; 및
    상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고,
    상기 제1 스테이지 및 상기 제2 스테이지 각각은:
    Q 노드를 제어하기 위한 Q 노드 제어부;
    상기 Q 노드를 초기화하는 초기화부;
    Qb 노드를 제어하기 위한 Qb 노드 제어부; 및
    상기 Q 노드 및 상기 Qb 노드에 응답하여 스캔 신호를 출력하는 출력부를 포함하고,
    상기 제1 스테이지의 출력부와 상기 제2 스테이지의 출력부는 공통 신호 라인 및 공통 커패시터를 서로 공유하고,
    상기 제1 스테이지의 출력부는 제1 풀-업 버퍼 및 제1 풀-다운 버퍼를 포함하고,
    상기 제2 스테이지의 출력부는 제2 풀-업 버퍼 및 제2 풀-다운 버퍼를 포함하고,
    상기 스테이지들이 배치되는 방향과 직교하는 방향을 따라 연장된 가상선을 기준으로, 상기 제1 풀-업 버퍼와 상기 제2 풀-업 버퍼는 대칭이고 상기 제1 풀-다운 버퍼와 상기 제2 풀-다운 버퍼는 대칭이며,
    상기 제1 풀-다운 버퍼의 일단 및 상기 제2 풀-다운 버퍼의 일단은 서로 연결되어 상기 공통 신호 라인으로부터 공통 신호를 인가받고,
    상기 제1 풀-다운 버퍼의 액티브 영역과 상기 제2 풀-다운 버퍼의 액티브 영역에는 상기 공통 신호 라인을 통해 상기 공통 신호가 인가되는,
    게이트 구동부를 포함하는 표시장치.
  16. 삭제
  17. 제15항에 있어서,
    상기 공통 신호는 게이트 클럭 신호, 하이(high) 레벨의 전압 신호 또는 로우(Low) 레벨의 전압 신호인,
    게이트 구동부를 포함하는 표시장치.
  18. 제15항에 있어서,
    상기 공통 커패시터는 상기 제1 풀-다운 버퍼의 게이트 전극 및 상기 제2 풀-다운 버퍼의 게이트 전극을 연결하는,
    게이트 구동부를 포함하는 표시장치.
  19. 제15항에 있어서,
    상기 제1 스테이지의 초기화부 및 상기 제2 스테이지의 초기화부에는 하이 레벨의 전압 신호가 인가되고,
    상기 제1 스테이지의 초기화부의 게이트 전극 및 상기 제2 스테이지의 초기화부의 게이트 전극에는 게이트 클럭 신호가 인가되는,
    게이트 구동부를 포함하는 표시장치.
  20. 제19항에 있어서,
    상기 제1 스테이지의 초기화부 및 상기 제2 스테이지의 초기화부는 상기 하이 레벨의 전압 신호가 인가되는 제1 전압 라인과 연결된 공통 전압 라인 및 상기 게이트 클럭 신호가 인가되는 게이트 클럭 신호 라인과 연결된 공통 클럭 라인을 공유하는,
    게이트 구동부를 포함하는 표시장치.

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