KR20220063789A - 발광 표시 장치 - Google Patents

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정민재
강장미
김현준
박준현
이철곤
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Abstract

실시예들에 따르면, 발광 표시 장치는 복수의 화소를 포함하는 표시 영역; 및 상기 표시 영역의 일측에 위치하는 구동부를 포함하며, 상기 구동부는 하나의 행에 적어도 2개의 발광 신호용 스테이지; 및 상기 발광 신호용 스테이지로 입력되는 입력 신호선을 포함하며, 상기 적어도 2개의 발광 신호용 스테이지는 동일한 상기 입력 신호선에 연결되어 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 패널에 화소와 동일한 공정을 통하여 함께 형성된 구동부를 포함하는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode Display, OLED), 양자점 디스플레이(Quantum Dot Display) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 빠른 응답 속도 등의 고품위 특성을 가진다.
실시예들은 화상이 표시되지 않는 비표시 영역의 폭/면적을 감소시키기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 복수의 화소를 포함하는 표시 영역; 및 상기 표시 영역의 일측에 위치하는 구동부를 포함하며, 상기 구동부는 하나의 행에 적어도 2개의 발광 신호용 스테이지; 및 상기 발광 신호용 스테이지로 입력되는 입력 신호선을 포함하며, 상기 적어도 2개의 발광 신호용 스테이지는 동일한 상기 입력 신호선에 연결되어 있다.
상기 적어도 2개의 발광 신호용 스테이지는 제1 발광 제어 신호 생성부, 제2 발광 제어 신호 생성부, 초기화 제어 신호 생성부, 및 바이어스 제어 신호 생성부 중 적어도 2개에 포함될 수 있다.
상기 입력 신호선은 한 쌍의 클록 신호선일 수 있다.
상기 한 쌍의 클록 신호선을 공유하는 상기 적어도 2개의 발광 신호용 스테이지는 서로 다른 시작 신호를 인가받을 수 있다.
상기 입력 신호선은 고전압 배선 또는 저전압 배선일 수 있다.
상기 한 쌍의 클록 신호선, 또는 상기 저전압 배선은 상기 적어도 2개의 발광 신호용 스테이지의 사이에 위치할 수 있다.
상기 한 쌍의 클록 신호선은 이중층으로 구성될 수 있다.
상기 적어도 2개의 발광 신호용 스테이지는 상기 제1 발광 제어 신호 생성부 및 상기 제2 발광 제어 신호 생성부이거나 상기 초기화 제어 신호 생성부 및 상기 바이어스 제어 신호 생성부일 수 있다.
상기 구동부는 하나의 행에 2개의 스캔 신호용 스테이지를 더 포함하며, 상기 2개의 스캔 신호용 스테이지는 각각 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부에 포함될 수 있다.
상기 2개의 스캔 신호용 스테이지에 공통으로 연결되는 입력 신호선을 더 포함할 수 있다.
상기 스캔 신호용 스테이지에 공통으로 연결되는 상기 입력 신호선은 한 쌍의 클록 신호선일 수 있다.
상기 적어도 2개의 발광 신호용 스테이지와 상기 2 개의 스캔 신호용 스테이지의 사이에 상기 발광 소자부의 캐소드에 인가되는 전압을 전달하는 ELVSS 배선이 위치할 수 있다.
상기 ELVSS 배선은 이중층으로 형성되며, 유기 보호막이 제거된 부분에 위치할 수 있다.
상기 표시 영역의 상기 화소 회로부는 상기 제1 발광 제어 신호 생성부에서 생성된 제1 발광 제어 신호, 상기 제2 발광 제어 신호 생성부에서 생성된 제2 발광 제어 신호, 상기 초기화 제어 신호 생성부에서 생성된 제1 초기화 제어 신호 및 제2 초기화 제어 신호, 상기 바이어스 제어 신호 생성부에서 생성된 바이어스 제어 신호, 상기 제1 스캔 신호 생성부에서 생성된 제1 스캔 신호, 및 상기 제2 스캔 신호 생성부에서 생성된 제2 스캔 신호를 인가 받을 수 있다.
상기 제1 초기화 제어 신호를 생성하는 상기 초기화 제어 신호 생성부 내의 상기 발광 신호용 스테이지는 상기 제2 초기화 제어 신호를 생성하는 상기 초기화 제어 신호 생성부 내의 상기 발광 신호용 스테이지보다 전단에 위치할 수 있다.
상기 제1 스캔 신호는 한 프레임에 한 번의 저전압을 가지며, 상기 제2 스캔 신호는 한 프레임에 세 번의 저전압을 가질 수 있다.
실시예에 따른 발광 표시 장치는 복수의 화소를 포함하는 표시 영역; 및 상기 표시 영역의 일측에 위치하는 구동부를 포함하며, 상기 구동부는 하나의 행에 2개의 스캔 신호용 스테이지; 및 상기 스캔 신호용 스테이지로 입력되는 입력 신호선을 포함하며, 상기 2개의 스캔 신호용 스테이지는 동일한 상기 입력 신호선에 연결되어 있다.
상기 스캔 신호용 스테이지에 공통으로 연결되는 상기 입력 신호선은 한 쌍의 클록 신호선일 수 있다.
상기 한 쌍의 클록 신호선은 상기 2개의 스캔 신호용 스테이지의 사이에 위치할 수 있다.
상기 2개의 스캔 신호용 스테이지는 각각 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부에 포함될 수 있다.
실시예들에 따르면, 비표시 영역에 위치하는 복수의 구동부가 공통으로 연결된 입력 신호선을 가지도록 구성하여 비표시 영역의 폭/면적을 감소시킬 수 있다. 특히, 하나의 화소에 복수의 신호선이 제공되어야 하는 발광 표시 장치에서 복수의 신호를 생성하는 구동부가 비표시 영역에 화소와 동일한 공정으로 형성되더라도 인접하는 두 구동부가 입력 신호선에 대하여 대칭으로 형성되고 입력 신호선을 공통으로 사용하도록 형성하여 비표시 영역의 폭/면적을 감소시킬 수 있다.
도 1은 실시예에 따른 발광 표시 장치의 간략하게 도시한 개괄도이다.
도 2는 일 실시예에 따른 발광 표시 장치의 표시 영역에 위치하는 화소의 회로도이다.
도 3은 도 2의 화소에 인가되는 복수의 신호 및 이에 따른 G 노드의 전압 파형을 도시한 파형도이다.
도 4 및 도 5는 일 실시예에 따른 표시 영역의 양측에 위치하는 비표시 영역에 각각 위치하는 구동부의 블록도이다.
도 6은 일 실시예에 따른 비표시 영역의 구동부 중 발광 제어 신호 생성부를 구성하는 하나의 스테이지를 도시한 회로도이다.
도 7은 도 6의 실시예에 따른 발광 제어 신호 생성부의 스테이지에 인가되는 입력 신호를 도시한 파형도이다.
도 8은 일 실시예에 따라 발광 제어 신호 생성부의 두 스테이지가 플립 배열된 구조를 도시한 배치도이다.
도 9 및 도 10은 도 8의 단면선 IX-IX 및 X-X에 따라 자른 단면도이다.
도 11은 또 다른 실시예에 따라 발광 제어 신호 생성부의 두 스테이지가 플립 배열된 구조를 도시한 배치도이다.
도 12 및 도 13은 도 11의 단면선 XII-XII 및 XIII-XIII에 따라 자른 단면도이다.
도 14는 또 다른 실시예에 따라 발광 제어 신호 생성부의 두 스테이지가 입력 신호선과 공통 연결되는 구조를 간략하게 도시한 도면이다.
도 15는 일 실시예에 따른 비표시 영역의 구동부 중 스캔 신호 생성부를 구성하는 하나의 스테이지를 도시한 회로도이다.
도 16은 도 15의 실시예에 따른 스캔 신호 생성부의 스테이지에 인가되는 입력 신호를 도시한 파형도이다.
도 17은 또 다른 실시예에 따른 도 2의 화소에 인가되는 복수의 신호 및 이에 따른 G 노드의 전압 파형을 도시한 파형도이다.
도 18은 도 17의 신호를 생성하기 위하여 스캔 신호 생성부의 스테이지에 인가되는 입력 신호를 도시한 파형도이다.
도 19는 일 실시예에 따라 스캔 신호 생성부의 두 스테이지가 플립 배열된 구조를 도시한 배치도이다.
도 20은 도 19의 단면선 XX-XX에 따라 자른 단면도이다.
도 21은 일 실시예에서 비표시 영역에 복수의 스테이지를 형성하여 발생하는 폭의 감소를 명확하게 도시한 도면이다.
도 22는 도 21의 일 부분의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
명세서 전체에서, “연결된다”라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
이하에서는 도면을 통하여 실시예를 중심으로 구체적으로 살펴본다.
도 1은 실시예에 따른 발광 표시 장치의 간략하게 도시한 개괄도이다.
본 실시예에 따른 발광 표시 장치(10)는 복수의 화소(PX)가 형성되어 있는 표시 영역(DA)과 표시 영역(DA)의 양측에 위치하는 비표시 영역에는 구동부(200, 250)가 형성되어 있다.
발광 표시 장치의 화소(PX)는 크게 화소 회로부와 화소 회로부로부터 전류를 전달받아 발광하는 발광 소자부를 포함한다. 발광 소자부의 배열은 다양한 배열을 가질 수 있으며, 도 1에서 도시된 직사각형의 화소(PX)는 화소 중 화소 회로부일 수 있으며, 직사각형의 화소 회로부는 행렬에 따라서 배열되어 있을 수 있다.
우선, 도 2 및 도 3을 통하여, 실시예에 따른 발광 표시 장치에 형성되는 화소(PX)에 대하여 살펴본다.
먼저, 도 2를 통하여 화소의 회로 구조를 살펴본다.
도 2는 일 실시예에 따른 발광 표시 장치의 표시 영역에 위치하는 화소의 회로도이다.
하나의 화소는 크게 화소 회로부와 발광 소자부로 구성되며, 화소 회로부는 발광 소자부의 애노드에 출력 전류를 전달하는 구동 트랜지스터(T1); 입력 커패시터(Cpr); 데이터선(171)과 연결되어 데이터 전압을 입력 커패시터로 전달하는 제2 트랜지스터(T2)를 포함할 수 있다.
도 2의 실시예에 따른 발광 표시 장치의 화소는 여러 신호선들(127, 151, 152, 153, 153-1, 154, 155, 156, 171, 172, 173, 179)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 복수의 커패시터(Cst, Cpr), 그리고 발광 다이오드를 포함한다. 하나의 화소를 화소 회로부 및 발광 소자부로 구분하는 경우, 발광 소자는 발광 다이오드이며, 그 외의 트랜지스터 및 커패시터는 화소 회로부를 구성한다. 발광 다이오드는 유기 발광 다이오드 또는 무기 발광 다이오드일 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)는 발광 다이오드로 전달할 출력 전류를 생성하는 구동 트랜지스터(T1; 제1 트랜지스터라고도 함), 데이터선(171)에 인가되는 데이터 전압(VDATA)을 화소내로 전달하는 제2 트랜지스터(T2), 구동 트랜지스터(T1)의 출력 전극과 게이트 전극을 연결시키는 제3 트랜지스터(T3), 입력 커패시터(Cpr)의 일단을 기준 전압(VREF)으로 변경시키는 제4 트랜지스터(T4), 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 전달하는 제5 트랜지스터(T5), 구동 트랜지스터(T1)의 출력 전류를 발광 다이오드로 전달하는 제6 트랜지스터(T6), 발광 다이오드의 애노드를 초기화 전압(VINT)으로 변경시키는 제7 트랜지스터(T7), 및 구동 트랜지스터(T1)에 바이어스 전압(Vbias)을 전달하는 제8 트랜지스터(T8)를 포함한다.
복수의 신호선(127, 151, 152, 153, 153-1, 154, 155, 156, 171, 172, 173, 179)은 제1 스캔선(151), 제2 스캔선(152), 초기화 제어선(153, 153-1), 발광 제어선(154, 155), 바이어스 제어선(156), 데이터선(171), 구동 전압선(172), 기준 전압선(173), 바이어스 전압선(179) 및 초기화 전압선(127)을 포함할 수 있다. 제2 초기화 제어선(153-1)은 다음 행의 화소에 연결되는 제1 초기화 제어선(153)과 동일한 배선일 수 있다. 발광 제어선(154, 155)에 포함된 제1 발광 제어선(154)과 제2 발광 제어선(155)은 서로 다른 타이밍을 가지는 신호가 인가될 수 있다.
기준 전압선(173)은 입력 커패시터(Cpr)와 제2 트랜지스터(T2)가 연결되어 있는 N 노드에 기준 전압 기준 전압(VREF)을 전달하며, 구동 전압선(172)은 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 구동 저전압선은 캐소드에 구동 저전압(ELVSS)을 전달하며, 초기화 전압선(127)은 애노드에 초기화 전압(VINT)을 전달하며, 바이어스 전압선(179)은 구동 트랜지스터(T1)에 바이어스 전압(Vbias)을 전달한다.
복수의 커패시터(Cst, Cpr)는 구동 트랜지스터(T1)의 게이트 전극의 전압을 한 프레임 동안 일정하게 유지시키는 유지 커패시터(Cst)와 제2 트랜지스터(T2)를 통하여 전달되는 데이터 전압(VDATA)을 구동 트랜지스터(T1)의 일 전극으로 전달하는 입력 커패시터(Cpr)를 포함한다. 실시예에 따라서는 입력 커패시터(Cpr)를 포함하지 않아 직접 데이터 전압(VDATA)이 구동 트랜지스터(T1)의 일 전극으로 전달될 수도 있다.
화소에 포함된 각 소자의 연결 관계를 상세하게 살펴보면 아래와 같다.
구동 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압(VDATA)에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터로, 출력되는 전류가 발광 다이오드의 애노드(anode)로 인가되어 데이터 전압(VDATA)에 따라서 발광 다이오드의 밝기가 조절된다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 제8 트랜지스터(T8)를 통하여 바이어스 전압(Vbias)을 인가 받으며, 구동 트랜지스터(T1)의 제1 전극 전압이 일정 수준의 전압으로 유지시켜준다. 한편, 구동 트랜지스터(T1)의 제2 전극(O 노드)은 발광 다이오드를 향하여 전류를 출력할 수 있도록 배치되어, 제6 트랜지스터(T6)를 경유하여 발광 다이오드의 애노드(anode)와 연결되어 있다. 구동 트랜지스터(T1)의 제2 전극은 입력 커패시터(Cpr)와 연결되어 제2 트랜지스터(T2)를 통하여 입력되는 데이터 전압(VDATA)을 전달받는다. 한편, 구동 트랜지스터(T1)의 게이트 전극(G 노드)은 유지 커패시터(Cst)와 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 전류가 변경된다. 구동 트랜지스터(T1)의 게이트 전극과 제2 전극은 제3 트랜지스터(T3)에 의하여 연결되어 있다.
제2 트랜지스터(T2)는 데이터 전압(VDATA)을 화소내(도 2의 N 노드)로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결되어 있고, 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 입력 커패시터(Cpr)를 통하여 구동 트랜지스터(T1)의 제2 전극(O 노드)과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW(n))에 따라 제2 트랜지스터(T2)가 턴 온되면, 데이터선(171)을 통해 전달되는 데이터 전압(VDATA)이 입력 커패시터(Cpr)를 통하여 구동 트랜지스터(T1)의 제2 전극으로 전달된다.
제3 트랜지스터(T3)는 데이터 전압(VDATA)이 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)로 전달되도록 하면서 또한, 유지 커패시터(Cst)에 저장되는 전압에 구동 트랜지스터(T1)의 문턱 전압을 보상하면서 저장되도록 하는 역할을 한다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극은 O 노드와 연결되어 구동 트랜지스터(T1)의 제2 전극 및 입력 커패시터(Cpr)와 연결되어 있으며, 제3 트랜지스터(T3)의 제1 전극은 G 노드와 연결되어 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)와 연결되어 있다. 즉, 구동 트랜지스터(T1)를 다이오드 연결시켜 유지 커패시터(Cst)에 인가되는 전압으로 구동 트랜지스터(T1)를 턴 온하면, 유지 커패시터(Cst)에 저장된 음 전하가 빠져나가면서 유지 커패시터(Cst)의 전압이 증가한다. 그러다가 구동 트랜지스터(T1)의 문턱 전압에서 구동 트랜지스터(T1)가 턴 오프 되어 더 이상 전압이 감소하지 않게 되므로 유지 커패시터(Cst)에 저장된 전압은 구동 트랜지스터(T1)의 문턱 전압값이 된다. 이러한 구조로 각 구동 트랜지스터(T1)마다 서로 다른 문턱 전압을 가지더라도 각 화소 회로부에서는 보상하여 동작할 수 있다.
제4 트랜지스터(T4)는 입력 커패시터(Cpr)의 제1 전극(또는 제2 트랜지스터(T2)의 제2 전극)의 전압을 기준 전압(VREF)으로 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 제1 초기화 제어선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 기준 전압선(173)과 연결되어 있으며, 제4 트랜지스터(T4)의 제2 전극은 입력 커패시터(Cpr)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 제1 발광 제어선(154)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 출력 전류를 발광 다이오드로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 제2 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드의 애노드(anode)와 연결되어 있다.
제7 트랜지스터(T7)는 발광 다이오드의 애노드(anode)를 초기화 전압(VINT)으로 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 제2 초기화 제어선(153-1)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 발광 다이오드의 애노드(anode; A 노드)와 연결되며, 제7 트랜지스터(T7)의 제2 전극은 초기화 전압선(127)과 연결되어 있다. 제2 초기화 제어선(153-1)은 다음 행의 화소에 연결되는 제1 초기화 제어선(153)과 동일한 배선일 수 있다.
제8 트랜지스터(T8)는 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압(Vbias)을 인가하는 역할을 하여, 구동 트랜지스터(T1)의 제1 전극의 전압 레벨이 일정 범위를 벗어나지 않도록 한다. 제8 트랜지스터(T8)의 게이트 전극은 바이어스 제어선(156)과 연결되어 있고, 제8 트랜지스터(T8)의 제1 전극은 바이어스 전압선(179)과 연결되며, 제8 트랜지스터(T8)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
유지 커패시터(Cst)의 제1 유지 전극은 구동 전압선(172)과 연결되어 있으며, 제2 유지 전극은 G 노드, 즉, 구동 트랜지스터(T1)의 게이트 전극 및 제3 트랜지스터(T3)의 제2 전극과 연결되어 있다. 그 결과 제2 유지 전극은 구동 트랜지스터(T1)의 게이트 전극의 전압과 동일하며, 구동 트랜지스터(T1)의 게이트 전극의 전압이 한 프레임 동안 일정하게 유지된다.
입력 커패시터(Cpr)의 제1 전극은 N 노드, 즉, 제2 트랜지스터(T2)의 제2 전극 및 제4 트랜지스터의 제2 전극과 연결되어 있으며, 제2 전극은 구동 트랜지스터(T1)의 제2 전극(O 노드)에 연결되어 있다.
한편, 발광 다이오드의 애노드(anode; A 노드)는 제6 트랜지스터(T6)의 제2 전극 및 제7 트랜지스터(T7)의 제1 전극과 연결되어 있으며, 캐소드는 구동 저전압(ELVSS)을 인가받는다.
이와 같은 도 2의 회로 구조를 가지는 화소에는 도 3과 같은 파형의 신호가 인가될 수 있다.
도 3은 도 2의 화소에 인가되는 파형도이다.
도 3에서는 설명을 위하여 (A), (B), (C), (D), (E), (F), (G), (H) 구간으로 구분하였으며, (A) 구간의 전에는 (H) 구간이 위치한다.
먼저, (H) 구간(이하 발광 구간이라고도 함)부터 살펴본다.
(H) 구간에서는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 인가되는 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)만이 저 레벨의 턴 온 전압이 인가되고 있다. 그 결과 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 되어 구동 트랜지스터(T1)가 구동 전압(ELVDD)을 인가 받으며, 발광 다이오드와 연결되어 있는 구조를 가진다. 그 결과, 구동 전압(ELVDD)과 구동 트랜지스터(T1)의 게이트 전극의 전압(G_node 전압)에 따라 출력 전류를 생성하며, 출력된 전류가 발광 다이오드에 전달된다. 발광 다이오드에서는 전달받은 출력 전류의 크기에 따라서 휘도를 표시한다.
그 후, 제1 발광 제어 신호(EM1)가 먼저 고레벨의 전압으로 변경되면서 (A) 구간으로 진입한다. 이 때, 제1 초기화 제어 신호(EB1(n)) 및 제2 초기화 제어 신호(EB1(n+1))이 순차적으로 저 레벨의 전압으로 변경된다. 제1 초기화 제어 신호(EB1(n)) 및 제2 초기화 제어 신호(EB1(n+1))가 저 레벨의 전압으로 변경되는 시간 차이는 1H 이상이며, 실시예에 따라서 다양할 수 있다. (A) 구간에서는 구동 트랜지스터(T1)에 구동 전압(ELVDD)이 인가되지 않으면서 구동 트랜지스터(T1)가 출력 전류를 생성하지 않는다. 또한, 제4 트랜지스터(T4)에 의하여 N 노드(제2 트랜지스터(T2)의 제2 전극 및 제4 트랜지스터의 제2 전극)의 전압이 기준 전압(VREF)으로 초기화 되고, 제7 트랜지스터(T7)를 통하여 입력되는 초기화 전압(VINT)으로 A 노드(발광 다이오드의 애노드)가 초기화된다. (A) 구간에서는 제6 트랜지스터(T6)가 턴 온 되어 있으므로, 초기화 전압(VINT)은 A 노드를 거쳐 O 노드까지 전달되어 O 노드도 초기화 시킨다. O 노드에는 구동 트랜지스터(T1)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 및 입력 커패시터(Cpr)의 제2 전극가 연결되어 있으므로 이들도 모두 초기화 전압(VINT)으로 초기화 된다.
그 후 (B) 구간으로 진입하면, 먼저 제2 스캔 신호(GC(n))가 저 레벨의 전압으로 변경되어 O 노드에 인가되어 있는 초기화 전압(VINT)이 G 노드까지 전달되어 G 노드도 초기화 전압(VINT)으로 초기화 된다. G 노드에 연결되어 있는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 전극도 초기화 전압(VINT)으로 초기화 된다.
그 후, 제2 스캔 신호(GC(n))는 고레벨의 전압과 저 레벨의 전압이 수 차례 반복되며, 데이터 기입 구간((E) 구간)에 저 레벨의 전압을 인가하며, 그 이후에는 고레벨의 전압이 유지된다. 실시예에 따라서 제2 스캔 신호(GC(n))가 저 레벨의 전압으로 변경되는 회수는 다양할 수 있으며, 다음 발광 구간(H) 전까지 최소 1회 이상이면 충분하다.
제2 발광 제어 신호(EM2)가 고레벨의 전압으로 변경된 후 제1 발광 제어 신호(EM1)가 고레벨에서 저 레벨의 전압으로 변경되면서 (C) 구간으로 진입한다.
(C) 구간은 문턱 전압 보상 구간이라고도 하며, (C) 구간에서 제1 발광 제어 신호(EM1) 및 제2 스캔 신호(GC(n))가 저 레벨의 전압을 가져, 구동 트랜지스터(T1)에 구동 전압(ELVDD)이 인가되면서 제3 트랜지스터(T3)에 의하여 다이오드 연결 구조를 가진다.
이 때, G 노드의 전압은 초기화 전압(VINT)이므로 구동 트랜지스터(T1)가 턴 온 되며, 유지 커패시터(Cst)에 저장된 음 전하가 빠져나가면서 유지 커패시터(Cst)의 전압이 증가하다가, 구동 트랜지스터(T1)의 문턱 전압에서 구동 트랜지스터(T1)가 턴 오프 된다. 그 결과 유지 커패시터(Cst)에는 구동 전압(ELVDD) 기준으로 구동 트랜지스터(T1)의 문턱 전압(Vth)보다 낮은 전압값(VELVDD - Vth)이 G 노드에 저장된다.
한편, (C) 구간에서는 제1 초기화 제어 신호(EB1(n)) 및 제2 초기화 제어 신호(EB1(n+1))에 의하여 계속 N 노드 및 A 노드가 기준 전압(VREF) 및 초기화 전압(VINT)으로 계속 유지되고 있다.
그 후, 제1 발광 제어 신호(EM1), 제1 초기화 제어 신호(EB1(n)) 및 제2 초기화 제어 신호(EB1(n+1))가 고레벨의 전압으로 변경되면서 (D) 구간으로 진입한다. 이 때, 제2 스캔 신호(GC(n))도 고레벨의 전압으로 변경되는 타이밍일 수 있다. (D) 구간에서는 문턱 전압을 보상하는 동작이 종료되며, 후속하는 (E) 구간(데이터 기입 구간이라고도 함)을 준비하는 구간이다.
그 후, 제2 스캔 신호(GC(n))가 저 레벨의 전압으로 변경되어 있는 구간 중에 제1 스캔 신호(GW(n))가 저 레벨의 전압으로 변경되면서 (E) 구간으로 진입한다.
(E) 구간에서는 제2 트랜지스터(T2)가 턴 온 되어 데이터 전압(VDATA)이 입력 커패시터(Cpr)를 지나 O 노드로 전달된다. 이 때, 제3 트랜지스터(T3)도 제2 스캔 신호(GC(n))에 의하여 턴 온 되어 있으므로, G 노드까지 데이터 전압(VDATA)이 인가된다. N 노드로 전달되는 데이터 전압의 값은 O 노드 및 G 노드로 전달될 때에는 입력 커패시터(Cpr)의 커패시턴스 크기에 따라서 일부 비율이 감소되면서 전달된다. 이와 같이 일부 비율(α)이 감소되면서 전달되는 데이터 전압값을 αVDATA라 할 때, G 노드의 기존 전압값은 VELVDD - Vth이었으므로, (E) 구간의 최종 G 노드의 전압은 VELVDD - Vth + αVDATA 값을 가질 수 있다.
그 결과 유지 커패시터(Cst)에는 구동 트랜지스터(T1)의 문턱 전압이 보상되면서 또한, 데이터 전압도 포함되게 된다.
그 후, 제1 스캔 신호(GW(n))가 고레벨의 전압으로 변경되면서 (F) 구간으로 진입한다. 이 때, 제2 스캔 신호(GC(n))도 고레벨의 전압으로 변경되며, 제2 스캔 신호(GC(n))는 (F) 구간부터 다음 (B) 구간까지 고레벨의 유지한다.
(F) 구간에는 제1 초기화 제어 신호(EB1(n)) 및 제2 초기화 제어 신호(EB1(n+1))가 저 레벨의 전압으로 변경되어 N 노드 및 A 노드를 다시 초기화시킨다. 또한, 바이어스 제어 신호(EB2(n))도 저 레벨의 전압으로 변경되어 구동 트랜지스터(T1)에 바이어스 전압(Vbais)을 인가시킨다. 바이어스 전압(Vbais)은 패널의 특성에 따라서 일정한 전압으로 세팅된 전압값을 가지며, 패널 별로 다양한 전압값을 가질 수 있다. 바이어스 전압(Vbias)은 하나의 패널에 하나의 정해진 전압값을 가지도록 설정될 수 있으며, 구동 트랜지스터(T1)의 제1 전극의 전압이 주변의 전압 변화로 변경되지 않도록 한다.
그 후, 바이어스 제어 신호(EB2(n))가 고레벨의 전압으로 변경되면서 (G) 구간으로 진입한다. (G) 구간에서는 제2 발광 제어 신호(EM2)를 저 레벨의 전압으로 인가하여 발광 구간(H)으로 진입할 준비를 하며, 제1 초기화 제어 신호(EB1(n)) 및 제2 초기화 제어 신호(EB1(n+1))는 저 레벨의 전압으로 유지되고 있다.
그 후, 제1 초기화 제어 신호(EB1(n)) 및 제2 초기화 제어 신호(EB1(n+1))가 고레벨의 전압으로 변경되면서 제1 발광 제어 신호(EM1)가 저 레벨의 전압으로 변경되면서 발광 구간((H) 구간)으로 진입한다.
(H) 구간에서는 구동 트랜지스터(T1)가 구동 전압(ELVDD)을 인가받아 G 노드의 전압에 따라서 출력 전류를 생성하고 이를 발광 다이오드로 전달하여 정해진 휘도로 빛을 방출하도록 한다.
이상의 도 2와 같은 화소에 도 3과 같은 타이밍의 신호를 인가하기 위하여 표시 영역(DA)의 양측에 위치하는 구동부(200, 250)를 구체적으로 살펴보면 도 4 및 도 5를 통하여 구체적으로 살펴본다.
도 4 및 도 5는 일 실시예에 따른 표시 영역의 양측에 위치하는 비표시 영역에 각각 위치하는 구동부의 블록도이다.
먼저, 표시 영역(DA)의 좌측에 위치하는 제1 구동부(200)에 대하여 도 4를 기초로 살펴본다.
제1 구동부(200)는 총 6개의 부 구동부를 포함하며, 제1 발광 제어 신호(EM1)를 생성하는 제1 발광 제어 신호 생성부(EM1_D; 2001), 제2 발광 제어 신호(EM2)를 생성하는 제2 발광 제어 신호 생성부(EM2_D; 2002), 제1 초기화 제어 신호(EB1(n))를 생성하는 초기화 제어 신호 생성부(EB1_D; 2003), 바이어스 제어 신호(EB2(n))를 생성하는 바이어스 제어 신호 생성부(EB2_D; 2004), 제1 스캔 신호(GW(n))를 생성하는 제1 스캔 신호 생성부(GW_D; 3001), 및 제2 스캔 신호(GC(n))를 생성하는 제2 스캔 신호 생성부(GC_D; 3002)를 포함한다. 여기서 화소에서 인가되는 제2 초기화 제어 신호(EB1(n+1))는 다음 행의 초기화 제어 신호 생성부(EB1_D; 2003)로부터 인가 받는다.
표시 영역(DA)의 좌측에 위치하는 제1 구동부(200)는 외측에서부터 표시 영역(DA)의 방향으로, 제1 발광 제어 신호 생성부(EM1_D; 2001), 제2 발광 제어 신호 생성부(EM2_D; 2002), 초기화 제어 신호 생성부(EB1_D; 2003), 바이어스 제어 신호 생성부(EB2_D; 2004), 제2 스캔 신호 생성부(GC_D; 3002) 및 제1 스캔 신호 생성부(GW_D; 3001)가 순서대로 배열되어 있다.
한편, 도 5에서는 표시 영역(DA)의 우측에 위치하는 제2 구동부(250)가 도시되어 있다.
제2 구동부(250)는 제1 구동부(200)와 동일하게 총 6개의 부 구동부를 포함하며, 제1 발광 제어 신호(EM1)를 생성하는 제1 발광 제어 신호 생성부(EM1_D; 2005), 제2 발광 제어 신호(EM2)를 생성하는 제2 발광 제어 신호 생성부(EM2_D; 2006), 제1 초기화 제어 신호(EB1(n))를 생성하는 초기화 제어 신호 생성부(EB1_D; 2007), 바이어스 제어 신호(EB2(n))를 생성하는 바이어스 제어 신호 생성부(EB2_D; 2008), 제1 스캔 신호(GW(n))를 생성하는 제1 스캔 신호 생성부(GW_D; 3003), 및 제2 스캔 신호(GC(n))를 생성하는 제2 스캔 신호 생성부(GC_D; 3004)를 포함한다. 여기서 화소에서 인가되는 제2 초기화 제어 신호(EB1(n+1))는 다음 행의 초기화 제어 신호 생성부(EB1_D; 2007)로부터 인가 받는다.
표시 영역(DA)의 우측에 위치하는 제2 구동부(250)는 외측에서부터 표시 영역(DA)의 방향으로, 제1 발광 제어 신호 생성부(EM1_D; 2005), 제2 발광 제어 신호 생성부(EM2_D; 2006), 초기화 제어 신호 생성부(EB1_D; 2007), 바이어스 제어 신호 생성부(EB2_D; 2008), 제2 스캔 신호 생성부(GC_D; 3004) 및 제1 스캔 신호 생성부(GW_D; 3003)가 순서대로 배열되어 있다.
즉, 도 4 및 도 5를 참고하면, 표시 영역(DA)을 기준으로 가장 가까운 위치에는 제1 스캔 신호 생성부(GW_D; 3001, 3003)가 위치하고, 이로부터 외측으로 제2 스캔 신호 생성부(GC_D; 3002, 3004), 바이어스 제어 신호 생성부(EB2_D; 2004, 2008), 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006) 및 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005)가 순차적으로 배열되어 있다.
제1 구동부(200)와 제2 구동부(250)에 속하는 동일한 신호 생성부는 동일한 신호선에 연결되어 있으며, 동일한 신호를 생성하여 신호선에 인가한다. 일 예로 제1 구동부(200) 및 제2 구동부(250)의 제1 스캔 신호 생성부(GW_D; 3001, 3003)는 동일한 제1 스캔선(151)의 양단에 연결되어 있으며, 동일한 타이밍에 전압이 변하는 제1 스캔 신호를 출력한다.
이와 같이 동일한 신호를 출력하므로 실시예에 따라서는 제1 구동부(200) 및 제2 구동부(250)중 하나만 포함할 수 있다. 즉, 도 1, 도 4 및 도 5에 따르면, 표시 영역(DA)의 양측에 두 개의 구동부(200, 250)가 동일하게 형성되어 양측에 동일한 구동부가 대칭으로 형성되어 있는 실시예를 도시하고 있지만, 실시예에 따라서는 표시 영역(DA)의 일측에만 구동부가 형성될 수 있다.
뿐만 아니라, 제1 구동부(200) 및 제2 구동부(250) 중 동일한 생성부를 제거하여 하나씩의 생성부만 포함되도록 하여 총 6개의 생성부가 제1 구동부(200) 및 제2 구동부(250)에 나뉘어 포함되도록 할 수 있다. 이 때, 실시예에 따라서는 제1 스캔 신호 생성부(GW_D; 3001, 3003), 제2 스캔 신호 생성부(GC_D; 3002, 3004)가 일측의 구동부에 위치하고, 나머지 구동부에 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005), 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006), 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 및 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)가 위치할 수 있다. 또한, 실시예에 따라서는 3개의 생성부씩 제1 구동부(200) 및 제2 구동부(250)에 나뉘어 포함될 수도 있다.
일 실시예의 제1 구동부(200) 및 제2 구동부(250)는 크게 두 종류의 스테이지만을 포함할 수 있다. 즉, 제1 스테이지 및 제2 스테이지를 사용하여 총 6개의 생성부를 구성한다.
제1 스테이지는 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005), 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006), 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 및 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)를 구성할 수 있으며, 제2 스테이지는 제1 스캔 신호 생성부(GW_D; 3001, 3003) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)를 구성할 수 있다. 즉, 제1 스테이지 및 제2 스테이지는 동일한 회로 구성을 가지지만 입력되는 입력 신호를 다르게 하여 출력되는 신호를 다르게 형성할 수 있다.
이하에서는 제1 스테이지로 생성하는 신호 중 가장 대표적인 신호는 발광 제어 신호이므로, 이하에서는 제1 스테이지를 발광 제어 신호 생성부의 하나의 스테이지라고도 할 수 있다. 또한, 제2 스테이지로 생성하는 신호 중 가장 대표적인 신호는 스캔 신호이므로, 이하에서는 제2 스테이지를 스캔 신호 생성부의 하나의 스테이지라고도 할 수 있다.
먼저, 이하에서는 도 6 내지 도 14를 통하여 제1 스테이지를 포함하는 신호 생성부에 대하여 살펴본다.
이하에서는 먼저 도 6을 통하여 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005), 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006), 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 및 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)를 구성할 수 있는 제1 스테이지(이하 발광 신호용 스테이지라고도 함)의 회로 구성을 살펴본다.
도 6은 일 실시예에 따른 비표시 영역의 구동부 중 발광 제어 신호 생성부를 구성하는 하나의 스테이지를 도시한 회로도이다.
본 실시예에 따른 각 발광 신호용 스테이지는 고레벨 출력부(2551), 저레벨 출력부(2552), 제1 노드 제1 제어부(2553), 제1 노드 제2 제어부(2554), 제2 노드 제1 제어부(2555), 제2-1 노드 유지부(2556), 제3 노드 제어부(2557), 제1 연결부(2558), 제2 연결부(2559), 및 초기화부(2560)를 포함한다.
각 발광 신호용 스테이지의 핵심적인 구조를 살펴보면 다음과 같다.
고레벨 출력부(2551)는 발광 신호의 고전압(VGH)을 출력하는 부분이고, 저레벨 출력부(2552)는 발광 신호의 저전압(VGL)을 출력하는 부분이다. 고레벨 출력부(2551)와 저레벨 출력부(2552)는 출력단(Out)과 연결되어 있으며, 고레벨 출력부(2551)에서 고전압(VGH)이 출력될 때에는 저레벨 출력부(2552)는 출력을 하지 않으며, 저레벨 출력부(2552)에서 저전압(VGL)이 출력될 때에는 고레벨 출력부(2551)는 출력을 하지 않는다.
고레벨 출력부(2551)는 제1 노드(EM_QB)의 전압에 따라서 제어되며, 제1 노드(EM_QB)의 전압은 제1 노드 제1 제어부(2553) 및 제1 노드 제2 제어부(2554)에 의하여 제어된다.
저레벨 출력부(2552)는 제2 노드(SR_Q)의 전압에 따라서 제어되며, 제2 노드(SR_Q)의 전압은 제2 노드 제1 제어부(2555)에 의하여 제어된다. 구체적으로, 저레벨 출력부(2552)는 제2 노드(SR_Q)와 제2 연결부(2559)에 의하여 연결되어 있어 제2-1 노드(SR_Q_F)의 전압에 따라서 제어된다. 하지만, 제2 연결부(2559)에 포함되어 있는 제212 트랜지스터(T212)가 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 사실상 저레벨 출력부(2552)는 제2 노드(SR_Q)의 전압에 따라서 제어된다.
제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)의 전압에 의하여 제어되며, 제3 노드(SR_QB)의 전압은 제3 노드 제어부(2557)에 의하여 제어된다. 구체적으로, 제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)와 제1 연결부(2558)에 의하여 연결되어 있어 제3-1 노드(SR_QB_F)의 전압에 따라서 제어된다. 하지만, 제1 연결부(2558)에 포함되어 있는 제211 트랜지스터(T211)가 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 사실상 제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)의 전압에 따라서 제어된다.
도 6의 발광 신호용 스테이지는 두 개의 클록 신호(EM_CLK1, EM_CLK2)를 인가 받으며, 다음 행의 발광 신호용 스테이지는 두 개의 클록 신호가 서로 바뀌어 입력되도록 연결되어 있다. 또한, 도 6의 발광 신호용 스테이지는 입력단을 통하여 FLM 신호를 전달 받는 것으로 도시되어 있지만, 선행하는 발광 신호용 스테이지(전단 발광 신호용 스테이지)가 있는 경우에는 선행하는 발광 신호용 스테이지의 출력이 입력단으로 입력될 수 있다.
각 발광 신호용 스테이지의 각 부분을 상세하게 살펴보면 아래와 같다.
고레벨 출력부(2551)는 제209 트랜지스터(T209)를 포함하며, 제209 트랜지스터(T209)의 게이트 전극은 제1 노드(EM_QB)와 연결되어 있으며, 입력 전극은 고전압(VGH) 단자와 연결되며, 출력 전극은 출력단(Out)과 연결되어 있다. 그 결과 제1 노드(EM_QB)의 전압이 저전압일 때 고전압(VGH)이 출력단(Out)으로 출력되며, 제1 노드(EM_QB)의 전압이 고전압일 때 제209 트랜지스터(T209)는 턴 오프 되어 아무런 출력을 하지 않는다.
저레벨 출력부(2552)는 제210 트랜지스터(T210)를 포함하며, 제210 트랜지스터(T210)의 게이트 전극은 제2-1 노드(SR_Q_F)와 연결되어 있으며, 입력 전극은 저전압(VGL) 단자와 연결되며, 출력 전극은 출력단(Out)과 연결되어 있다. 그 결과 제2-1 노드(SR_Q_F)의 전압이 저전압일 때 저전압(VGL)이 출력단(Out)으로 출력되며, 제2-1 노드(SR_Q_F)의 전압이 고전압일 때 제210 트랜지스터(T210)는 아무런 출력을 하지 않는다. 제2 연결부(2559)에 포함되어 있는 제212 트랜지스터(T212)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제2-1 노드(SR_Q_F)의 전압은 제2 노드(SR_Q)의 전압과 동일한 전압을 가진다. 그러므로 저레벨 출력부(2552)는 제2 노드(SR_Q)에 의하여 제어된다.
제1 노드(EM_QB)의 전압을 제어하는 제1 노드 제1 제어부(2553) 및 제1 노드 제2 제어부(2554)를 살펴본다.
제1 노드 제1 제어부(2553)는 하나의 트랜지스터(제208 트랜지스터(T208))와 하나의 커패시터(제201 커패시터(Ca201))를 포함한다. 제208 트랜지스터(T208)의 게이트 전극은 제2 노드(SR_Q)에 연결되어 있으며, 입력 전극은 고전압(VGH)에 연결되어 있고, 출력 전극은 제1 노드(EM_QB)에 연결되어 있다. 제208 트랜지스터(T208)는 제2 노드(SR_Q)가 저전압일 때 고전압(VGH)을 제1 노드(EM_QB)로 전달한다. 그러므로, 제1 노드 제1 제어부(2553)는 제1 노드(EM_QB)의 전압을 고전압(VGH)으로 변경하는 역할을 수행한다. 한편, 제201 커패시터(Ca201)의 두 전극은 제208 트랜지스터(T208)의 입력 전극과 출력 전극에 각각 연결되어, 제1 노드(EM_QB)와 고전압(VGH) 단자 사이에 제201 커패시터(Ca201)가 연결되어 있다. 그러므로, 제201 커패시터(Ca201)는 제1 노드(EM_QB)의 전압을 저장하고 유지하는 역할을 한다.
한편, 제1 노드 제2 제어부(2554)는 두 개의 트랜지스터(제206 트랜지스터(T206) 및 제207 트랜지스터(T207)) 및 하나의 커패시터(제202 커패시터(Ca202))를 포함한다. 제206 트랜지스터(T206)의 게이트 전극은 제1 클록 입력단(도 6에서는 EM_CLK2가 인가되는 입력단)에 연결되어 있으며, 출력 전극은 제1 노드(EM_QB)에 연결되고, 입력 전극은 제4 노드(EM_C)에 연결되어 있다. 제207 트랜지스터(T207)의 게이트 전극은 제3-1 노드(SR_QB_F)에 연결되어 있으며, 출력 전극은 제4 노드(EM_C)에 연결되고, 입력 전극은 제1 클록 입력단(도 6에서는 EM_CLK2가 인가되는 입력단)에 연결되어 있다. 제1 연결부(2558)에 포함되어 있는 제211 트랜지스터(T211)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제3-1 노드(SR_QB_F)의 전압은 제3 노드(SR_QB)의 전압과 동일한 전압을 가진다. 그러므로 제207 트랜지스터(T207)는 제3 노드(SR_QB)에 의하여 제어된다. 그러므로, 제1 노드 제2 제어부(2554)는 제3 노드(SR_QB)의 전압 및 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 저전압을 가질 때, 제1 노드(EM_QB)의 전압을 클록 신호(EM_CLK2)의 저전압으로 변경시켜주는 역할을 한다. 한편, 제202 커패시터(Ca202)는 제3-1 노드(SR_QB_F)와 제4 노드(EM_C)의 사이에 연결되며, 두 노드의 전압차이를 이용하여 양단의 전압 변화를 감소시킬 수 있다.
제2 노드(SR_Q)의 전압을 제어하는 제2 노드 제1 제어부(2555)를 살펴본다.
제2 노드 제1 제어부(2555)는 하나의 트랜지스터(제201 트랜지스터(T201))로 이루어진다. 제201 트랜지스터(T201)의 게이트 전극은 제2 클록 입력단(도 6에서는 EM_CLK1가 인가되는 입력단)에 연결되어 있으며, 입력 전극은 시작 신호 입력단(시작 신호(FLM) 신호 또는 전단 발광 신호용 스테이지의 출력이 입력되는 입력단)에 연결되고, 출력 전극은 제2 노드(SR_Q)에 연결되어 있다. 제201 트랜지스터(T201)는 제2 클록 입력단(도 6에서는 EM_CLK1가 인가되는 입력단)에 인가되는 클록 신호(EM_CLK1)가 저전압일 때 제2 노드(SR_Q)의 전압을 시작 신호(FLM) 또는 전단 발광 신호용 스테이지의 출력 신호의 전압으로 변경한다. 즉, 제2 노드 제1 제어부(2555)는 클록 신호(EM_CLK1)에 따라서 제2 노드(SR_Q)의 전압을 캐리 신호(시작 신호(FLM) 또는 전단 발광 신호용 스테이지의 출력 신호)로 변경하는 역할을 한다.
제2 연결부(2559)에 포함되어 있는 제212 트랜지스터(T212)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제2-1 노드(SR_Q_F)의 전압은 제2 노드(SR_Q)의 전압과 동일한 전압을 가진다.
제2-1 노드(SR_Q_F)의 전압은 저레벨 출력부(2552)의 제210 트랜지스터(T210)를 제어하는 전압이므로 제2-1 노드 유지부(2556)를 통하여 제2-1 노드(SR_Q_F)의 전압을 저장하고 안정화시킨다.
제2-1 노드 유지부(2556)는 두 개의 트랜지스터(제202 트랜지스터(T202) 및 제203 트랜지스터(T203)) 및 한 개의 커패시터(제203 커패시터(Ca203))로 이루어진다. 제202 트랜지스터(T202)의 게이트 전극은 제3 노드(SR_QB)에 연결되어 있으며, 입력 전극은 고전압(VGH) 단자에 연결되고, 출력 전극은 제5 노드(EM_A)에 연결된다. 제203 트랜지스터(T203)의 게이트 전극은 제2-1 노드(SR_Q_F)와 연결되어 있으며, 입력 전극은 제5 노드(EM_A)와 연결되며, 출력 전극은 제1 클록 입력단(도 6에서는 EM_CLK2가 인가되는 입력단)에 연결되어 있다. 제203 커패시터(Ca203)는 제203 트랜지스터(T203)의 입력 전극 및 게이트 전극에 연결되어 제2-1 노드(SR_Q_F)와 제5 노드(EM_A)의 사이에 연결되어 있다. 제203 커패시터(Ca203)에 의하여 제2-1 노드 유지부(2556)는 고전압(VGH) 또는 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)를 가지는 제5 노드(EM_A)의 전압에 대하여 제2-1 노드(SR_Q_F)의 전압이 일정하게 유지되도록 하여, 제2-1 노드(SR_Q_F)의 전압 변동성을 줄인다.
제3 노드(SR_QB)의 전압을 제어하는 제3 노드 제어부(2557)를 살펴본다.
제3 노드 제어부(2557)는 두 개의 트랜지스터(제204 트랜지스터(T204) 및 제205 트랜지스터(T205))로 이루어진다. 제204 트랜지스터(T204)의 제어 단자는 제2 노드(SR_Q)에 연결되어 있으며, 입력 단자는 제2 클록 입력단(도 6에서는 EM_CLK1가 인가되는 입력단)에 연결되며, 출력 단자는 제3 노드(SR_QB)에 연결되어 있다. 도 6에 의하면 제204 트랜지스터(T204)는 두 개의 트랜지스터를 포함하며, 각 제어 단자는 제2 노드(SR_Q)에 연결되어 있어 동일하게 동작하며, 하나의 트랜지스터의 입력 단자와 다른 하나의 트랜지스터의 출력 단자는 제6 노드(EM_B)에 연결된 구조를 가진다. 제205 트랜지스터(T205)의 제어 단자는 제2 클록 입력단(도 6에서는 EM_CLK1가 인가되는 입력단)에 연결되어 있으며, 입력 단자는 저전압(VGL) 단자에 연결되고, 출력 단자는 제3 노드(SR_QB)에 연결되어 있다. 제205 트랜지스터(T205)는 제3 노드(SR_QB)의 전압을 저전압(VGL)으로 만드는 역할을 하며, 제204 트랜지스터(T204)는 제2 노드(SR_Q)가 저전압을 가질 때, 제3 노드(SR_QB)의 전압을 클록 신호(EM_CLK1)의 전압으로 변경하는 역할을 한다.
한편, 초기화부(2560)는 하나의 트랜지스터(제213 트랜지스터(T213))를 포함하며, ESR 신호에 의하여 제2 노드(SR_Q)의 전압을 고전압(VGH)으로 변경하는 역할을 한다. 즉, 제213 트랜지스터(T213)의 제어 단자는 ESR 신호를 전달 받으며, 입력 단자는 고전압(VGH) 단자에 연결되고, 출력 단자는 제2 노드(SR_Q)에 연결되어 있다. 도 7을 참고하면, ESR 신호는 발광 표시 장치가 처음 구동할 때 저전압을 가져, 발광 신호용 스테이지를 초기화 하는 신호이며, 처음 발광 표시 장치를 구동할 때 발생할 수 있는 화소의 깜박임 현상을 제거할 수 있다. ESR 신호는 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 전에 인가될 수 있어, 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 전에는 저전압을 가지다가 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하면 고전압을 가질 수 있다.
이상에서 설명한 바와 달리, 입력 전극과 출력 전극은 연결되는 전압의 크기에 따라서 반대로 명명될 수 있다.
이와 같은 구성을 가지는 발광 신호용 스테이지는 두 개의 클록 신호가 각각 인가되는 두 클록 입력단 및 시작 신호 입력단으로 인가되는 신호에 따라서 동작이 정해지며, 이에 대해서는 도 7를 통하여 살펴본다.
도 7은 도 6의 실시예에 따른 발광 제어 신호 생성부의 스테이지에 인가되는 입력 신호를 도시한 파형도이다.
도 7에서는 두 개의 클록 신호(EM_CLK1, EM_CLK2) 및 ESR 신호 외에 복수의 시작 신호(FLM) 신호를 도시하고 있다. 즉, 발광 신호용 스테이지는 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005), 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006), 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 및 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)에 포함되고, 각 생성부가 서로 다른 타이밍의 신호를 출력하므로, 이를 위하여 각기 다른 시작 신호(FLM) 신호가 제공된다.
즉, 발광 신호용 스테이지가 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005)로 사용되는 경우에는 도 3의 제1 발광 제어 신호(EM1)를 생성하기 위하여 EM1_FLM 신호가 시작 신호(FLM)로 발광 신호용 스테이지의 시작 신호 입력단으로 입력된다. 도 7의 EM1_FLM 신호는 도 3의 제1 발광 제어 신호(EM1)와 동일한 간격으로 고전압과 저전압이 변경되고 있으며, 도 3에서는 지연 등으로 인하여 고전압과 저전압으로 변경될 때 시간이 소요되는 것이 같이 도시되어 있다. 발광 신호용 스테이지에서 출력되는 신호와 시작 신호 입력단으로 입력되는 신호는 1H의 시간 차이를 가지며 동일한 파형을 가지는 신호일 수 있다. 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005)는 복수의 발광 신호용 스테이지가 포함되어 있으며, 전단 발광 신호용 스테이지의 출력이 제1 발광 제어선(154)으로 전달될 뿐만 아니라, 다음 단 발광 신호용 스테이지의 시작 신호 입력단으로 입력되도록 형성되어 있다. 이에 첫번째의 발광 신호용 스테이지의 시작 신호 입력단은 시작 신호(FLM)로 EM1_FLM 신호를 입력받지만, 그 외의 발광 신호용 스테이지의 시작 신호 입력단은 전단 발광 신호용 스테이지의 출력도 입력될 수 있다. 그 결과 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005)는 EM1_FLM 신호에 기초하여 복수의 스테이지에서 1H마다 순차적으로 동일한 파형의 제1 발광 제어 신호(EM1)를 출력할 수 있다.
도 7에서 한 프레임의 EM1_FLM 신호는 EM1_FLTE, EM1_FLWE1, EM1_FLWE1 구간을 순차적으로 가지며, 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하는 타이밍(Vsync)에서부터 EM1_FLTE 구간이 시작될 수 있다. 한 프레임 동안 EM1_FLM 신호는 EM1_FLTE 구간에는 고전압을 가진 후, EM1_FLTE 구간에는 저전압을 가지고, 그 후 EM1_FLWE1 구간동안 고전압을 가지고, 그 후 나머지 구간 동안 저전압을 가질 수 있다. 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하면, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)는 고전압으로 시작하여 저전압/고전압이 교대로 인가되고, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)는 저전압으로 시작하여 고전압/저전압이 교대로 인가된다. 클록 신호(EM_CLK1, EM_CLK2)는 1H마다 전압이 변경되는 실시예에서는 EM1_FLTE, EM1_FLWE1, EM1_FLWE1 구간은 각각 10H, 2H, 16H의 폭을 가질 수 있다.
발광 신호용 스테이지가 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006)로 사용되는 경우에는 도 3의 제2 발광 제어 신호(EM2)를 생성하기 위하여 EM2_FLM 신호가 시작 신호(FLM)로 발광 신호용 스테이지의 시작 신호 입력단으로 입력된다. 도 7의 EM2_FLM 신호는 도 3의 제2 발광 제어 신호(EM2)와 동일한 간격으로 고전압과 저전압이 변경되고 있으며, 도 3에서는 지연 등으로 인하여 고전압과 저전압으로 변경될 때 시간이 소요되는 것이 같이 도시되어 있다. 발광 신호용 스테이지에서 출력되는 신호와 시작 신호 입력단으로 입력되는 신호는 1H의 시간 차이를 가지며 동일한 파형을 가지는 신호일 수 있다. 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006)는 복수의 발광 신호용 스테이지가 포함되어 있으며, 전단 발광 신호용 스테이지의 출력이 제2 발광 제어선(155)으로 전달될 뿐만 아니라, 다음 단 발광 신호용 스테이지의 시작 신호 입력단으로 입력되도록 형성되어 있다. 이에 첫번째의 발광 신호용 스테이지의 시작 신호 입력단은 시작 신호(FLM)로 EM2_FLM 신호를 입력받지만, 그 외의 발광 신호용 스테이지의 시작 신호 입력단은 전단 발광 신호용 스테이지의 출력도 입력될 수 있다. 그 결과 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006)는 EM2_FLM 신호에 기초하여 복수의 스테이지에서 1H마다 순차적으로 동일한 파형의 제2 발광 제어 신호(EM2)를 출력할 수 있다.
도 7에서 한 프레임의 EM2_FLM 신호는 EM2_FLTE, EM2_FLWE 구간을 순차적으로 가지며, 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하는 타이밍(Vsync)에서부터 EM2_FLTE 구간을 가지며, 한 프레임 동안 EM2_FLM 신호는 EM2_FLTE 구간에는 저전압을 가지고, 그 후 EM2_FLWE 구간동안 고전압을 가지고, 그 후 나머지 구간 동안 저전압을 가진다. 클록 신호(EM_CLK1, EM_CLK2)는 1H마다 전압이 변경되는 실시예에서 EM2_FLM 신호는 EM2_FLTE, EM2_FLWE 구간은 각각 8H, 16H의 폭을 가질 수 있다.
발광 신호용 스테이지가 초기화 제어 신호 생성부(EB1_D; 2003, 2007)로 사용되는 경우에는 도 3의 제1 초기화 제어 신호(EB1(n))를 생성하기 위하여 EB1_FLM 신호가 시작 신호(FLM)로 발광 신호용 스테이지의 시작 신호 입력단으로 입력된다. 도 7의 EB1_FLM 신호는 도 3의 제1 초기화 제어 신호(EB1(n))와 동일한 간격으로 고전압과 저전압이 변경되고 있으며, 도 3에서는 지연 등으로 인하여 고전압과 저전압으로 변경될 때 시간이 소요되는 것이 같이 도시되어 있다. 발광 신호용 스테이지에서 출력되는 신호와 시작 신호 입력단으로 입력되는 신호는 1H의 시간 차이를 가지며 동일한 파형을 가지는 신호일 수 있다. 초기화 제어 신호 생성부(EB1_D; 2003, 2007)는 복수의 발광 신호용 스테이지가 포함되어 있으며, 전단 발광 신호용 스테이지의 출력이 제1 초기화 제어선(153)으로 전달될 뿐만 아니라, 다음 단 발광 신호용 스테이지의 시작 신호 입력단으로 입력되도록 형성되어 있다. 이에 첫번째의 발광 신호용 스테이지의 시작 신호 입력단은 시작 신호(FLM)로 EB1_FLM 신호를 입력받지만, 그 외의 발광 신호용 스테이지의 시작 신호 입력단은 전단 발광 신호용 스테이지의 출력도 입력될 수 있다. 그 결과 초기화 제어 신호 생성부(EB1_D; 2003, 2007)는 EB1_FLM 신호에 기초하여 복수의 스테이지에서 1H마다 순차적으로 동일한 파형의 제1 초기화 제어 신호(EB1(n))를 출력할 수 있다.
도 7에서 한 프레임의 EB1_FLM 신호는 EB1_FLTE, EB1_FLWE1, EB1_FLWE2, EB1_FLWE3 구간을 순차적으로 가지며, 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하는 타이밍(Vsync)에서부터 EB1_FLTE 구간을 가지며, 한 프레임 동안 EB1_FLTE 구간에는 고전압을 가지고, EB1_FLWE1 구간에는 저전압을 가지며, EB1_FLWE2 구간에는 다시 고전압을 가지고, EB1_FLWE3 구간에는 저전압을 가지고, 나머지 구간에는 고전압을 가진다. 클록 신호(EM_CLK1, EM_CLK2)는 1H마다 전압이 변경되는 실시예에서 EB1_FLM 신호는 EB1_FLTE, EB1_FLWE1, EB1_FLWE2, EB1_FLWE3 구간은 각각 2H, 10H, 8H, 6H의 폭을 가질 수 있다.
한편, 초기화 제어 신호 생성부(EB1_D; 2003, 2007)는 제1 초기화 제어 신호(EB1(n))외에 제2 초기화 제어 신호(EB1(n+1))를 생성하여 제2 초기화 제어선(153-1)으로도 인가한다.
여기서, 제2 초기화 제어 신호(EB1(n+1))는 제1 초기화 제어 신호(EB1(n))보다 다음 단 초기화 제어 신호 생성부(EB1_D; 2003, 2007)의 발광 신호용 스테이지에서 출력되는 신호이다. 즉, 제1 초기화 제어 신호(EB1(n))를 생성하는 초기화 제어 신호 생성부(EB1_D; 2003, 2007)의 발광 신호용 스테이지는 제2 초기화 제어 신호(EB1(n+1))를 생성하는 초기화 제어 신호 생성부(EB1_D; 2003, 2007)의 발광 신호용 스테이지보다 전단에 위치한다. 그러므로, 제1 초기화 제어 신호(EB1(n))는 제2 초기화 제어 신호(EB1(n+1))보다 1H 선행하는 파형이다.
본 실시예에서는 초기화 제어 신호 생성부(EB1_D; 2003, 2007)에 포함되는 하나의 발광 신호용 스테이지의 출력 신호는 다음 단의 발광 신호용 스테이지의 시작 신호 입력단, 본 단의 제1 초기화 제어선(153) 및 전 단의 제2 초기화 제어선(153-1)으로 전달된다.
발광 신호용 스테이지가 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)로 사용되는 경우에는 도 3의 바이어스 제어 신호(EB2(n))를 생성하기 위하여 EB2_FLM 신호가 시작 신호(FLM)로 발광 신호용 스테이지의 시작 신호 입력단으로 입력된다. 도 7의 EB2_FLM 신호는 도 3의 바이어스 제어 신호(EB2(n))와 동일한 간격으로 고전압과 저전압이 변경되고 있으며, 도 3에서는 지연 등으로 인하여 고전압과 저전압으로 변경될 때 시간이 소요되는 것이 같이 도시되어 있다. 발광 신호용 스테이지에서 출력되는 신호와 시작 신호 입력단으로 입력되는 신호는 1H의 시간 차이를 가지며 동일한 파형을 가지는 신호일 수 있다. 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)는 복수의 발광 신호용 스테이지가 포함되어 있으며, 전단 발광 신호용 스테이지의 출력이 바이어스 전압선(179)으로 전달될 뿐만 아니라, 다음 단 발광 신호용 스테이지의 시작 신호 입력단으로 입력되도록 형성되어 있다. 이에 첫번째의 발광 신호용 스테이지의 시작 신호 입력단은 시작 신호(FLM)로 EB2_FLM 신호를 입력받지만, 그 외의 발광 신호용 스테이지의 시작 신호 입력단은 전단 발광 신호용 스테이지의 출력도 입력될 수 있다. 그 결과 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)는 EB2_FLM 신호에 기초하여 복수의 스테이지에서 1H마다 순차적으로 동일한 파형의 바이어스 제어 신호(EB2(n))를 출력할 수 있다.
도 7에서 한 프레임의 EB2_FLM 신호는 EB2_FLTE, EB2_FLWE 구간을 순차적으로 가지며, 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하는 타이밍(Vsync)에서부터 EB2_FLTE 구간을 가지며, 한 프레임 동안 EB2_FLTE 구간에는 고전압을 가지고, EB2_FLWE 구간에는 저전압을 가지며, 나머지 구간에는 고전압을 가진다. 클록 신호(EM_CLK1, EM_CLK2)는 1H마다 전압이 변경되는 실시예에서 EB2_FLM 신호는 EB2_FLTE, EB2_FLWE 구간은 각각 20H, 2H의 폭을 가질 수 있다.
도 7의 파형에 따른 도 6의 발광 신호용 스테이지의 동작에 대하여 살펴본다.
각 신호 생성부의 동작이 유사하므로, 발광 신호용 스테이지에 시작 신호(FLM)가 고전압을 가질 때와 저전압을 가질 때로 크게 분류하고, 각 분류에서 클록 신호의 전압 레벨이 바뀜에 따른 동작을 살펴본다.
먼저, 발광 신호용 스테이지의 시작 신호 입력단에 고전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 고전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 저전압을 가지는 경우(이하 제1 경우라고 함)의 동작을 살펴본다.
고전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 오프 되어 제1 노드(EM_QB)가 저전압으로 변경되지 않는다.
저전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 온된다.
제201 트랜지스터(T201)를 통하여 시작 신호 입력단으로 입력된 고전압이 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)로 인가되어 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)가 고전압으로 변경된다. 제2-1 노드(SR_Q_F)의 고전압으로 인하여 제210 트랜지스터(T210)가 턴 오프 상태가 된다. 또한, 제2 노드(SR_Q)의 고전압으로 인하여 제208 트랜지스터(T208), 제204 트랜지스터(T204), 및 제203 트랜지스터(T203)가 턴 오프 상태가 된다.
한편, 제205 트랜지스터(T205)가 턴 온되므로, 저전압(VGL)이 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)로 인가된다. 이 때, 제204 트랜지스터(T204)는 제2 노드(SR_Q)가 고전압을 가지므로 턴 오프 되어 있어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압은 제205 트랜지스터(T205)에 의하여 제어되며, 저전압(VGL)으로 변경된다.
제3 노드(SR_QB)의 저전압으로 인하여 제202 트랜지스터(T202)가 턴 온 되어 고전압(VGH)이 제5 노드(EM_A)에 인가되어 제203 커패시터(Ca203)의 일측 단자 전압이 되고, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)의 고전압을 부스트시켜 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)의 전압이 낮아지지 않도록 한다. 이 때, 제203 트랜지스터(T203)가 턴 오프 상태이다.
제3-1 노드(SR_QB_F)의 저전압으로 인하여 제207 트랜지스터(T207)는 턴 온된다. 제207 트랜지스터(T207)가 턴 온되어 제4 노드(EM_C)에는 고전압의 클록 신호(EM_CLK2)가 인가된다. 그 결과 제202 커패시터(Ca202))의 양단에는 고전압(제4 노드(EM_C))과 저전압(제3-1 노드(SR_QB_F))이 인가된다. 또한, 제207 트랜지스터(T207)가 턴 온 되지만, 제206 트랜지스터(T206)는 턴 오프되므로, 제1 노드(EM_QB)의 전압을 변경시키지 않는다. 또한, 208 트랜지스터(T208)가 턴 오프 되어 있어 제1 노드(EM_QB)의 전압은 고전압(VGH)으로도 변경되지 않고 기존의 전압 레벨을 유지한다.
즉, 발광 신호용 스테이지가 제1 경우인 경우에는 제1 노드(EM_QB)의 전압은 변경되지 않고 기존의 전압 레벨을 유지한다. 일 예로 발광 신호용 스테이지가 제209 트랜지스터(T209)를 통하여 고전압(VGH)을 출력하고 있던 경우에는 계속 고전압(VGH)을 출력할 수 있다. 이 때, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)는 고전압을 가지므로 제210 트랜지스터(T210)를 통하여 저전압이 출력되지 않는다.
발광 신호용 스테이지의 제2 경우를 살펴본다. 즉, 발광 신호용 스테이지의 시작 신호 입력단에 고전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 저전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 고전압을 가지는 경우(이하 제2 경우라고 함)의 동작을 살펴본다.
먼저, 고전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 오프된다.
제201 트랜지스터(T201)가 턴 오프 되어 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)의 전압을 변경시키지 않는다. 또한, 제205 트랜지스터(T205)가 턴 오프 되어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압도 변경시키지 않는다.
한편, 저전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 온된다. 이 때, 제207 트랜지스터(T207)는 제3-1 노드(SR_QB_F)의 전압, 즉, 제202 커패시터(Ca202)에 저장되어 있는 전압에 의하여 턴 온된다. 그 결과 저전압의 클록 신호(EM_CLK2)가 제1 노드(EM_QB)로 인가되어 저전압으로 변경된다.
그러므로, 발광 신호용 스테이지가 제2 경우인 경우에는 제1 노드(EM_QB)의 전압이 저전압으로 변경되어 제209 트랜지스터(T209)를 통하여 고전압(VGH)의 출력을 시작하게 된다.
한편, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)는 기존에 저장된 전압을 유지하므로 제210 트랜지스터(T210)가 기존에 하던 동작을 계속하며, 저전압을 출력하지 않는다.
발광 신호용 스테이지의 제3 경우를 살펴본다. 즉, 발광 신호용 스테이지의 시작 신호 입력단에 저전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 고전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 저전압을 가지는 경우(이하 제3 경우라고 함)의 동작을 살펴본다.
고전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 오프 되어 제1 노드(EM_QB)가 저전압으로 변경되지 않는다.
저전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 온된다.
제201 트랜지스터(T201)를 통하여 시작 신호 입력단으로 입력된 저전압이 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)로 인가되어 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)가 저전압으로 변경된다. 제2-1 노드(SR_Q_F)의 저전압으로 인하여 제210 트랜지스터(T210)가 턴 온 상태가 되어 저전압(VGL)을 출력하기 시작한다.
또한, 제2 노드(SR_Q)의 저전압으로 인하여 제208 트랜지스터(T208), 제204 트랜지스터(T204), 및 제203 트랜지스터(T203)가 턴 온 상태가 된다. 이 중, 제208 트랜지스터(T208)가 턴 온되므로, 제1 노드(EM_QB)가 고전압(VGH)으로 변경되어 제209 트랜지스터(T209)가 턴 오프 상태로 바뀐다.
한편, 제205 트랜지스터(T205)가 턴 온되므로, 저전압(VGL)이 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)로 인가된다. 이 때, 제204 트랜지스터(T204)도 제2 노드(SR_Q)의 저전압에 의하여 턴 온되어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압은 제205 트랜지스터(T205) 및 제204 트랜지스터(T204)에 의하여 제어되며, 저전압(VGL)으로 변경된다.
제3 노드(SR_QB)의 저전압으로 인하여 제202 트랜지스터(T202)가 턴 온 되고, 제2 노드(SR_Q)의 저전압으로 인하여 제203 트랜지스터(T203)가 턴 온되어 고전압(VGH) 및 클록 신호(EM_CLK2)가 고전압이 제5 노드(EM_A)에 인가된다. 그 결과 제203 커패시터(Ca203)의 일측 단자 전압은 고전압이 되고, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)의 저전압을 저장하고 유지키시는 역할을 한다.
제3-1 노드(SR_QB_F)의 저전압으로 인하여 제207 트랜지스터(T207)는 턴 온된다. 하지만, 제206 트랜지스터(T205)는 턴 오프 상태이므로, 제1 노드(EM_QB)의 전압을 변경시키지 않는다.
즉, 발광 신호용 스테이지가 제3 경우인 경우에는 제1 노드(EM_QB)의 전압이 고전압(VGH)으로 변경되어 제209 트랜지스터(T209)가 동작하지 않도록 하며, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)를 저전압으로 변경하여 제210 트랜지스터(T210)를 통하여 저전압(VHL)이 출력되기 시작한다.
발광 신호용 스테이지의 제4 경우를 살펴본다. 즉, 발광 신호용 스테이지의 시작 신호 입력단에 저전압이 인가되는 경우로, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)가 저전압을 가지며, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)가 고전압을 가지는 경우(이하 제4 경우라고 함)의 동작을 살펴본다.
먼저, 고전압의 클록 신호(EM_CLK1)로 인하여 제201 트랜지스터(T201) 및 제205 트랜지스터(T205)가 턴 오프된다.
제201 트랜지스터(T201)가 턴 오프 되어 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)의 전압을 변경시키지 않는다. 또한, 제205 트랜지스터(T205)가 턴 오프 되어 제3 노드(SR_QB) 및 제3-1 노드(SR_QB_F)의 전압도 변경시키지 않는다.
한편, 저전압의 클록 신호(EM_CLK2)로 인하여 제206 트랜지스터(T206)는 턴 온된다. 이 때, 제207 트랜지스터(T207)는 제3-1 노드(SR_QB_F)의 전압, 즉, 제202 커패시터(Ca202)에 저장되어 있는 전압에 의하여 턴 온된다. 그 결과 저전압의 클록 신호(EM_CLK2)가 인가될 수 있지만, 제2 노드(SR_Q)의 저전압으로 인하여 제208 트랜지스터(T208)가 턴 온을 유지하고 있어 제1 노드(EM_QB)는 계속 고전압(VGH)이 인가되어 전압이 변동되지 않는다.
그러므로, 발광 신호용 스테이지가 제4 경우인 경우에는 제1 노드(EM_QB)의 전압이 고전압으로 유지되어 제209 트랜지스터(T209)는 동작하지 않고, 제2 노드(SR_Q) 및 제2-1 노드(SR_Q_F)는 기존에 저장된 저전압을 유지하므로 제210 트랜지스터(T210)가 기존에 하던 동작을 계속하며, 저전압을 출력한다.
이상과 같은 기본적인 동작을 통하여 입력단으로 입력되는 신호가 1H 늦어지며 출력될 수 있다.
도 7에서의 Vsync는 발광 표시 장치에서 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하는 위치를 나타내며, EM1_FLM 신호가 바로 고전압을 인가하는 것으로 되어 있다. 하지만, 실시예에 따라서 Vsync의 위치는 다양할 수 있다. 다만, ESR 신호는 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 전, 즉, Vsync보다 좌측에 위치한다.
도 7에서는 클록 신호(EM_CLK1, EM_CLK2)가 인가되기 시작하면, 제1 클록 입력단으로 입력되는 클록 신호(EM_CLK2)는 고전압으로 시작하여 저전압/고전압이 교대로 인가되고, 제2 클록 입력단으로 입력되는 클록 신호(EM_CLK1)는 저전압으로 시작하여 고전압/저전압이 교대로 인가되며, 클록 신호(EM_CLK1, EM_CLK2)가 1H마다 전압이 변경되는 것으로 도시하고 있다. 하지만, 실시예에 따라서는 시작되는 전압이 다르거나, 변동되는 구간이 다를 수도 있다.
이하에서는 도 8 내지 도 10을 이용하여 도 6과 같은 발광 신호용 스테이지를 실제로 기판에 형성한 구조를 살펴본다.
도 8은 일 실시예에 따라 발광 제어 신호 생성부의 두 스테이지가 플립 배열된 구조를 도시한 배치도이고, 도 9 및 도 10은 도 8의 단면선 IX-IX 및 X-X에 따라 자른 단면도이다.
도 8을 참고하면, 두 개의 발광 신호용 스테이지가 서로 입력 신호선을 공유하면서 좌우에 배치되는 구조가 도시되어 있다.
참고로, 도 8에서 네모 내에 x표 있는 마크는 절연막에 위치하는 오프닝을 나타내며 상부의 도전층과 하부의 도전층이 전기적으로 연결되도록 한다.
발광 신호용 스테이지가 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005), 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006), 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 및 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)에 각각 포함될 수 있으므로, 4개의 생성부를 두개씩 나누어 도 8와 같이 신호선을 공유하면서 좌우에 위치하도록 구성할 수 있다. 실시예에 따라서는 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005)에 속하는 발광 신호용 스테이지와 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006)에 속하는 발광 신호용 스테이지가 서로 신호선을 공유하고, 초기화 제어 신호 생성부(EB1_D; 2003, 2007)에 속하는 발광 신호용 스테이지와 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)에 속하는 발광 신호용 스테이지가 서로 신호선을 공유할 수 있다.
도 8의 실시예에서는 공유하는 신호선으로는 3개가 있으며, 각각 ESR 신호가 인가되는 ESR 배선(2105), CLK2 클록 신호가 인가되는 제1 클록 배선(2104) 및 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)이다.
도 8의 좌측에 위치하는 발광 신호용 스테이지를 중심으로 구조를 살펴보면 아래와 같다.
발광 신호용 스테이지에 포함되는 각 트랜지스터는 도 10에서 도시하고 있는 트랜지스터와 같이 기판(110)의 위에 위치하는 반도체층, 제1 게이트 절연막(141), 및 게이트 전극을 포함하며, 반도체층과 게이트 전극이 중첩하는 부분에 채널이 위치하고, 반도체층 중 채널의 양측에는 플라즈마 처리 또는 도핑되어 도체화 되어 있는 소스 영역 및 드레인 영역이 위치한다. 층상 구조는 기판(110), 반도체층, 제1 게이트 절연막(141), 제1 게이트 도전층, 제2 게이트 절연막(142), 제2 게이트 도전층, 제1 층간 절연막(143), 소스/드레인 도전층, 제2 층간 절연막(144)으로 이루어져 있다. 제1 게이트 도전층에는 모든 트랜지스터의 게이트 전극이 포함되어 있다.
제201 트랜지스터(T201)의 게이트 전극(G201)은 연장되어 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)과 전기적으로 연결되어 있다. 반도체층(C201)에 채널 및 소스 영역, 드레인 영역이 위치한다. 반도체층(C201)의 일측은 시작 신호(FLM) 신호 또는 전단 발광 신호용 스테이지의 출력이 전달되는 연결선(2205)과 전기적으로 연결되고, 타측은 제204 트랜지스터(T204)의 게이트 전극(G204)과 전기적으로 연결되는 연결부(2301)와 연결되어 있다. 연결부(2301)는 소스/드레인 도전층에 위치한다.
제202 트랜지스터(T202)의 게이트 전극(G202)은 연장되어 제204 트랜지스터(T204)와 제211 트랜지스터(T211)를 연결하는 연결부(2302)와 전기적으로 연결되어 있다. 반도체층(C202)의 일측은 고전압(VGH)이 인가되는 고전압 배선(2101)과 전기적으로 연결되고, 타측은 제203 커패시터(Ca203)와 전기적으로 연결되는 연결부(2303)와 전기적으로 연결되어 있다. 연결부(2303)는 소스/드레인 도전층에 위치한다. 반도체층(C202)은 양 끝은 연장되어 제203 트랜지스터(T203)의 반도체층(C203), 제208 트랜지스터(T208)의 반도체층(C208), 제213 트랜지스터(T213)의 반도체층(C213), 제212 트랜지스터(T212)의 반도체층(C212)과 연결되어 있다.
제203 트랜지스터(T203)의 게이트 전극(G203)은 연장되어 제203 커패시터(Ca203)의 일 전극 구성하며, 더 연장되어 제210 트랜지스터(T210)의 게이트 전극까지 연장되어 있다. 반도체층(C203)의 일측은 연결부(2303)와 연결되어 제202 트랜지스터(T202)의 일측과도 연결되며, 타측은 제207 트랜지스터(T207)와 전기적으로 연결되는 연결부(2304)와 전기적으로 연결되어 있다. 연결부(2304)는 소스/드레인 도전층에 위치한다.
제204 트랜지스터(T204)의 게이트 전극(G204)은 두 부분으로 구성되어 있으며, 연장되어 제208 트랜지스터(T208)의 게이트 전극(G208)까지 연장되며, 연결부(2305)를 통하여 제212 트랜지스터(T212)의 일측, 및 제213 트랜지스터(T213)의 일측과 전기적으로 연결된다. 반도체층(C204)의 일측은 연결부(2301)와 연결되어 제201 트랜지스터(T201)의 일측과 연결되며, 타측은 연결부(2306)를 통하여 제205 트랜지스터(T205) 및 제211 트랜지스터(T211)의 일단과 전기적으로 연결되어 있다. 연결부(2305, 2306)는 소스/드레인 도전층에 위치한다.
제205 트랜지스터(T205)의 게이트 전극(G205)은 연장되어 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)과 전기적으로 연결되어 있다. 반도체층(C205)의 일측은 저전압(VGL)이 인가되는 저전압 배선(2102)과 전기적으로 연결되고, 타측은 연결부(2306)를 통하여 제204 트랜지스터(T204) 및 제211 트랜지스터(T211)의 일단과 전기적으로 연결되어 있다.
제206 트랜지스터(T206)의 게이트 전극(G206)은 연장되어 CLK2 클록 신호가 인가되는 제1 클록 배선(2104)과 전기적으로 연결되며, 또한, 연결부(2304)와 연결되어 제203 트랜지스터(T203) 및 제207 트랜지스터(T207)의 일단과 전기적으로 연결되어 있다. 반도체층(C206)의 일측은 연결부(2307)와 연결되어 제208 트랜지스터(T208)의 일측과 연결되며, 타측은 연결부(2308)에 의하여 제207 트랜지스터(T207)의 일측 및 제202 커패시터(Ca202)와 전기적으로 연결되어 있다. 연결부(2307, 2308)는 소스/드레인 도전층에 위치한다.
제207 트랜지스터(T207)의 게이트 전극(G207)은 연장되어 제202 커패시터(Ca202)의 일 전극을 구성하고, 타측으로도 연장되어 연결부(2309)와 연결되어 제211 트랜지스터(T211)의 일단과 연결되어 있다. 반도체층(C207)의 일측은 연결부(2304)로 연결되어 제206 트랜지스터(T206)의 게이트 전극(G206) 및 제203 트랜지스터(T203)의 일단과 연결된다. 타측은 연결부(2308)와 연결되어 제206 트랜지스터(T206)의 일측 및 제202 커패시터(Ca202)와 전기적으로 연결되어 있다.
제208 트랜지스터(T208)의 게이트 전극(G208)은 연장되어 제204 트랜지스터(T204)의 게이트 전극(G204)까지 연장되며, 연결부(2305)를 통하여 제212 트랜지스터(T212)의 일측, 및 제213 트랜지스터(T213)의 일측과 전기적으로 연결된다. 반도체층(C208)의 일측은 연결부(2307)와 연결되어 제206 트랜지스터(T206)의 일측과 연결되며, 타측은 고전압(VGH)이 인가되는 고전압 배선(2101)과 전기적으로 연결되고, 연장되어 제202 트랜지스터(T202) 및 제213 트랜지스터(T213)의 일단까지 연장되어 있다.
제209 트랜지스터(T209)의 게이트 전극(G209)은 복수(도 11에서는 3개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 연장되어 제201 커패시터(Ca201)와 연결되어 있다. 반도체층(C209)의 일측은 고전압 배선(2101)과 전기적으로 연결되고, 타측은 출력 배선(2201)과 연결되어 있다.
제210 트랜지스터(T210)의 게이트 전극(G210)은 복수(도 11에서는 3개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 연장되어 제203 커패시터(Ca203)와 제212 트랜지스터(T212)의 일단과 연결되어 있다. 반도체층(C210)의 일측은 저전압 배선(2102)과 전기적으로 연결되고, 타측은 출력 배선(2201)과 연결되어 있다.
출력 배선(2201)은 신호선까지 연장하는 연결선(2202)과 전기적으로 연결되며, 연결선(2202)은 제2 게이트 도전층에 형성되어 있다.
제211 트랜지스터(T211)의 게이트 전극(G211)은 연장되어 제212 트랜지스터(T212)의 게이트 전극(G212)을 지나 저전압 배선(2102)과 전기적으로 연결되고, 반도체층(C211)의 일측은 연결부(2309)와 연결되어 제207 트랜지스터(T207)의 일단과 연결되며, 타측은 연결부(2302)와 연결되어 제204 트랜지스터(T204) 및 제205 트랜지스터(T205)의 일단과 연결되어 있다.
제212 트랜지스터(T212)의 게이트 전극(G212)은 연장되어 저전압 배선(2102)과 전기적으로 연결되고, 반도체층(C212)의 일측은 제210 트랜지스터(T210)의 게이트 전극(G210)과 전기적으로 연결되고, 타측은 연장되어 제213 트랜지스터(T213)의 반도체층(C213)과 연결되며, 연결부(2305)와 연결되어 제204 트랜지스터(T204) 및 제208 트랜지스터(T208)의 게이트 전극과 연결되어 있다.
제213 트랜지스터(T213)의 게이트 전극(G213)은 연장되어 ESR 배선(2105)과 전기적으로 연결되고, 반도체층(C213)의 일측은 고전압 배선(2101)과 전기적으로 연결되고, 타측은 연장되어 제212 트랜지스터(T212)의 반도체층(C213)과 연결되어 있다.
커패시터(Ca201, Ca202, Ca203)는 제1 게이트 도전층 및 제2 게이트 도전층을 두 전극으로 하며, 그 사이에 위치하는 제2 게이트 절연막(142)을 유전체로 하는 단면 구조를 가진다.
제201 커패시터(Ca201)는 일 전극(2212)은 고전압 배선(2101)과 연결되며, 타 전극(2211)은 연장되어 제209 트랜지스터(T209)의 게이트 전극(G209), 제206 트랜지스터(T206), 및 제208 트랜지스터(T208)의 일단과 연결되어 있다.
제202 커패시터(Ca202)는 일 전극(2222)은 연결부(2308)에 의하여 제206 트랜지스터(T206) 및 제207 트랜지스터(T207)의 일단과 연결되며, 타 전극(2221)은 연장되어 제207 트랜지스터(T207)의 게이트 전극(G207)과 연결되어 있다.
제203 커패시터(Ca203)는 일 전극(2232)은 연결부(2303)에 의하여 제202 트랜지스터(T202) 및 제203 트랜지스터(T203)의 일단과 연결되며, 타 전극(2231)은 연장되어 제203 트랜지스터(T203)의 게이트 전극(G203) 및 제210 트랜지스터(T210)의 게이트 전극(G210)과 연결되어 있다.
도 8의 실시예에서는 공유하는 신호선으로는 3개가 있으며, 각각 ESR 신호가 인가되는 ESR 배선(2105), CLK2 클록 신호가 인가되는 제1 클록 배선(2104) 및 CLK1 클록 신호가 인가되는 제2 클록 배선(2103)이다. 또한, 도 8의 실시예에서는 제1 클록 배선(2104) 및 제2 클록 배선(2103)이 소스/드레인 도전층에 형성되며 단일층으로 형성되어 있다.
하지만, 실시예에 따라서는 제1 클록 배선(2104) 및 제2 클록 배선(2103)이 이중층으로 형성되어 있다. 이에 대해서는 도 11 내지 도 13을 통하여 살펴본다.
도 11은 또 다른 실시예에 따라 발광 제어 신호 생성부의 두 스테이지가 플립 배열된 구조를 도시한 배치도이며, 도 12 및 도 13은 도 11의 단면선 XII-XII 및 XIII-XIII에 따라 자른 단면도이다.
참고로, 도 11에서 네모 내에 x표 있는 마크는 절연막에 위치하는 오프닝을 나타내며 상부의 도전층과 하부의 도전층이 전기적으로 연결되도록 한다.
도 8 내지 도 10의 실시예와 다른 점을 중심으로 설명하면 아래와 같다.
도 11 내지 도 13의 실시예에서는 제2 소스/데이터 도전층을 더 포함한다. 그 결과 제2 소스/데이터 도전층을 덮는 유기 보호막(145)도 더 포함한다.
즉, 층상 구조는 기판(110), 반도체층, 제1 게이트 절연막(141), 제1 게이트 도전층, 제2 게이트 절연막(142), 제2 게이트 도전층, 제1 층간 절연막(143), 소스/드레인 도전층(제1 소스/드레인 도전층이라고도 함), 제2 층간 절연막(144), 제2 소스/데이터 도전층, 유기 보호막(145)으로 이루어져 있다.
본 실시예에서 제1 클록 배선(2104) 및 제2 클록 배선(2103)은 제1 소스/드레인 도전층에 위치한다. 제1-2 클록 배선(2253) 및 제2-2 클록 배선(2254)은 제2 소스/데이터 도전층에 위치하며, 제1 클록 배선(2104) 및 제2 클록 배선(2103)과 각각 전기적으로 연결된다.
도 11 내지 도 13에서와 같이 클록 배선을 이중층으로 형성하는 것은 단일층으로 형성되는 경우보다 저항이 적어 RC 딜레이가 감소하는 장점을 가진다.
도 8 내지 도 13의 실시예에서는 인접하는 두 발광 신호용 스테이지간 공유하는 신호선으로는 ESR 배선(2105), 제1 클록 배선(2104) 및 제2 클록 배선(2103)인 실시예를 기술하였다.
하지만, 실시예에 따라서는 인접하는 두 발광 신호용 스테이지간의 신호선이 더 많거나 작을 수도 있다.
이하에서는 도 14를 통하여 인접하는 두 발광 신호용 스테이지가 총 4개의 입력 신호선을 공유하는 실시예를 살펴본다.
도 14는 또 다른 실시예에 따라 발광 제어 신호 생성부의 두 스테이지가 입력 신호선과 공통 연결되는 구조를 간략하게 도시한 도면이다.
도 14에서는 인접하는 두 발광 신호용 스테이지가 각각 제1 발광 제어 신호 생성부(EM1_D; 2001) 및 제2 발광 제어 신호 생성부(EM2_D; 2002)에 포함되는 실시예로 도시되어 있다.
또한, 도 14에서는 발광 신호용 스테이지가 공유하는 입력 신호선으로 저전압 배선(2102)이 더 추가되어 있다. 즉, 저전압 배선(2102), ESR 배선(2105), 제1 클록 배선(2104) 및 제2 클록 배선(2103)을 서로 인접하는 두 발광 신호용 스테이지가 서로 공유하는 것이 도시되어 있다.
도 14에서는 제1 발광 제어 신호 생성부(EM1_D; 2001) 및 제2 발광 제어 신호 생성부(EM2_D; 2002)에 포함되는 발광 신호용 스테이지가 서로 입력 신호선을 공유하는 것이 도시되어 있지만, 실시예에 따라서는 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 및 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)에 속하는 발광 신호용 스테이지가 서로 입력 신호선을 공유할 수도 있다.
또한, 표시 영역(DA)의 좌측 및 우측 모두에서 발광 신호용 스테이지가 서로 입력 신호선을 공유할 수도 있다.
이상과 같이 인접하는 두 발광 신호용 스테이지가 서로 입력 신호선을 공유하면 구동부(200, 250)가 차지하는 폭을 감소시킬 수 있으며, 그 결과 구동부(200, 250)의 면적도 감소되는 장점이 있다.
이상에서는 도 6 내지 도 14를 통하여 제1 스테이지(발광 신호용 스테이지)를 포함하는 신호 생성부에 대하여 살펴보았다. 이하에서는 도 15 내지 도 20을 통하여 제2 스테이지(스캔 신호용 스테이지라고도 함)를 포함하는 스캔 신호 생성부에 대하여 살펴본다.
도 2에서 도시하고 있는 화소는 두 개의 스캔 신호 생성부(제1 스캔 신호 생성부(GW_D; 3001, 3003), 제2 스캔 신호 생성부(GC_D; 3002, 3004))로부터 제1 스캔 신호(GW(n)) 및 제2 스캔 신호(GC(n))를 인가받을 필요가 있다. 이에 이하에서는 도 15 내지 도 20을 통하여 스캔 신호용 스테이지를 중심으로 살펴본다.
먼저, 도 15를 통하여 하나의 스캔 신호용 스테이지의 회로 구성을 살펴본다.
도 15는 일 실시예에 따른 비표시 영역의 구동부 중 스캔 신호 생성부를 구성하는 하나의 스테이지를 도시한 회로도이다.
본 실시예에 따른 각 스캔 신호용 스테이지는 고레벨 출력부(3551), 저레벨 출력부(3552), 제1 노드 제1 제어부(3555), 제1 노드 제2 제어부(3556), 제2 노드 제1 제어부(3553), 제2 노드 제2 제어부(3554), 및 제1 연결부(3557)를 포함한다.
각 스캔 신호용 스테이지의 핵심적인 구조를 살펴보면 다음과 같다.
고레벨 출력부(3551)는 스캔 신호의 고전압(VGH)을 출력하는 부분이고, 저레벨 출력부(3552)는 스캔 신호의 저전압(VGL)을 출력하는 부분이다. 고레벨 출력부(3551)와 저레벨 출력부(3552)는 출력단(Out)과 연결되어 있으며, 고레벨 출력부(3551)에서 고전압(VGH)이 출력될 때에는 저레벨 출력부(3552)는 출력을 하지 않으며, 저레벨 출력부(3552)에서 저전압(VGL)이 출력될 때에는 고레벨 출력부(3551)는 출력을 하지 않는다.
고레벨 출력부(3551)는 제1 노드(QB)의 전압에 따라서 제어되며, 제1 노드(QB)의 전압은 제1 노드 제1 제어부(3555) 및 제1 노드 제2 제어부(3556) 에 의하여 제어된다.
저레벨 출력부(3552)는 제2 노드(Q)의 전압에 따라서 제어되며, 제2 노드(Q)의 전압은 제2 노드 제1 제어부(3553) 및 제2 노드 제2 제어부(3554)에 의하여 제어된다. 구체적으로, 저레벨 출력부(2552)는 제2 노드(Q)와 제1 연결부(3557)에 의하여 연결되어 있어 제2-1 노드(QF)의 전압에 따라서 제어된다. 하지만, 제1 연결부(3557)에 포함되어 있는 제308 트랜지스터(T308)가 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 사실상 저레벨 출력부(3552)는 제2 노드(Q)의 전압에 따라서 제어된다.
도 15의 스캔 신호용 스테이지는 두 개의 클록 신호(CLK1, CLK2)를 인가 받으며, 다음 행의 스캔 신호용 스테이지는 두 개의 클록 신호가 서로 바뀌어 입력되도록 연결되어 있다. 또한, 도 15의 스캔 신호용 스테이지는 입력단을 통하여 시작 신호(FLM 신호)를 전달 받는 것으로 도시되어 있지만, 선행하는 스캔 신호용 스테이지(전단 스캔 신호용 스테이지)가 있는 경우에는 선행하는 스캔 신호용 스테이지의 출력이 입력단으로 입력될 수 있다.
각 스캔 신호용 스테이지의 각 부분을 상세하게 살펴보면 아래와 같다.
고레벨 출력부(3551)는 제306 트랜지스터(T306) 및 제301 커패시터(Ca301)를 포함한다. 제306 트랜지스터(T306)의 게이트 전극은 제1 노드(QB)와 연결되어 있으며, 입력 전극은 고전압(VGH) 단자와 연결되며, 출력 전극은 출력단(Out)과 연결되어 있다. 그 결과 제1 노드(QB)의 전압이 저전압일 때 고전압(VGH)이 출력단(Out)으로 출력되며, 제1 노드(QB)의 전압이 고전압일 때 제306 트랜지스터(T306)는 턴 오프 되어 아무런 출력을 하지 않는다. 제301 커패시터(Ca301)의 일단은 고전압(VGH)이 인가되며 타단은 제1 노드(QB)와 연결되어 제1 노드(QB)의 전압을 유지하는 역할을 한다.
저레벨 출력부(3552)는 제307 트랜지스터(T307) 및 제302 커패시터(Ca302)를 포함한다. 제307 트랜지스터(T307)의 게이트 전극은 제2-1 노드(QF)와 연결되어 있으며, 입력 전극은 제1 클록 신호(CLK1)가 인가되는 제1 입력단에 연결되며, 출력 전극은 출력단(Out)과 연결되어 있다. 그 결과 제2-1 노드(QF)의 전압이 저전압일 때 제1 클록 신호(CLK1)의 전압이 출력단(Out)으로 출력되며, 제2-1 노드(QF)의 전압이 고전압일 때 제307 트랜지스터(T307)는 아무런 출력을 하지 않는다. 여기서, 제2-1 노드(QF)가 저전압이기 위해서는 제2 노드(Q)가 시작 신호(FLM)로 저전압을 인가 받아야 하며, 제2-1 노드(QF)로 인가된 저전압은 제302 커패시터(Ca302)에 저장되며, 이 때의 제1 클록 신호(CLK1)의 전압이 출력단(Out)으로 출력된다. 제1 연결부(3557)에 포함되어 있는 제308 트랜지스터(T308)는 제어단으로 저전압(VGL)을 인가 받고 있어, 턴 온 상태가 유지되므로 제2-1 노드(QF)의 전압은 제2 노드(Q)의 전압과 동일한 전압을 가진다. 그러므로 저레벨 출력부(3552)는 제2 노드(SR_Q)에 의하여 제어된다. 제302 커패시터(Ca302)의 일단은 출력단(Out)과 연결되며, 타단은 제2-1 노드(QF)와 연결되어 있어, 제2-1 노드(QF)의 전압을 저장하고 유지시키는 역할을 한다.
제1 노드(QB)의 전압을 제어하는 제1 노드 제1 제어부(3555) 및 제1 노드 제2 제어부(3556)를 살펴본다.
제1 노드 제1 제어부(3555)는 제304 트랜지스터(T304)를 포함한다. 제304 트랜지스터(T304)의 게이트 전극은 제2 노드(Q)와 연결되어 있으며, 입력 전극은 제2 클록 신호(CLK2)가 인가되는 제1 입력단에 연결되며, 출력 전극은 제1 노드(QB)와 연결되어 있다. 그 결과 제2 노드(Q)의 전압에 따라 제어되어 제1 노드(QB)의 전압을 변경시키며, 본 실시예에서는 제1 노드(QB)의 전압을 클록 신호의 고 전압으로 변경시킨다.
제1 노드 제2 제어부(3556)는 제305 트랜지스터(T305)를 포함한다. 제305 트랜지스터(T305)의 게이트 전극은 제2 클록 신호(CLK2)가 인가되는 제1 입력단에 연결되며, 입력 전극은 저전압(VGL)을 전달받으며, 출력 전극은 제1 노드(QB)와 연결되어 있다. 그 결과 제1 입력단으로 입력되는 제2 클록 신호(CLK2)에 따라서 제1 노드(QB)의 전압을 저전압(VGL)으로 변경시킨다.
제2 노드(Q)의 전압을 제어하는 제2 노드 제1 제어부(3553) 및 제2 노드 제2 제어부(3554)를 살펴본다.
제2 노드 제1 제어부(3553)는 제301 트랜지스터(T301)를 포함한다. 제301 트랜지스터(T301)의 게이트 전극은 제2 클록 신호(CLK2)가 인가되는 제1 입력단에 연결되며, 입력 전극은 시작 신호 입력단(시작 신호(FLM) 신호 또는 전단 스캔 신호용 스테이지의 출력이 입력되는 입력단)에 연결되고, 출력 전극은 제2 노드(Q)와 연결되어 있다. 제301 트랜지스터(T301)는 두 개의 트랜지스터로 구성될 수 있으며, 게이트 전극은 동일하게 제1 입력단에 연결되며, 일측 트랜지스터의 입력 전극은 시작 신호 입력단에 연결되고, 타측 트랜지스터의 출력 전극은 제2 노드(Q)와 연결되어 있으며, 일측 트랜지스터의 출력 전극과 타측 트랜지스터의 입력 전극은 서로 연결되어 있을 수 있다. 그 결과, 제1 입력단으로 입력되는 제2 클록 신호(CLK2)에 따라서 제2 노드(Q)의 전압을 시작 신호 입력단으로 입력되는 전압으로 변경시킨다.
제2 노드 제2 제어부(3554)는 제302 트랜지스터(T302) 및 제303 트랜지스터(T303)를 포함한다. 제302 트랜지스터(T302)의 게이트 전극은 제1 노드(QB)에 연결되며, 입력 전극은 고전압(VGH)을 인가받고, 출력 전극은 제303 트랜지스터(T303)의 입력 전극과 연결되어 있다. 제303 트랜지스터(T303)의 게이트 전극은 제1 클록 신호(CLK1)가 인가되는 제2 입력단에 연결되며, 입력 전극은 제302 트랜지스터(T302)의 출력 전극에 연결되고, 출력 전극은 제2 노드(Q)와 연결되어 있다. 그 결과 제1 노드(QB)가 저전압이고, 제1 클록 신호(CLK1)가 저전압일 때, 제2 노드(Q)는 고전압(VGH)으로 바뀐다. 이에 따라서 제1 노드(QB)가 저전압(VGL)일 때 제2 노드(Q)의 전압은 고전압(VGH)값을 가진다.
이상에서 설명한 바와 달리, 입력 전극과 출력 전극은 연결되는 전압의 크기에 따라서 반대로 명명될 수 있다.
도 15와 같은 회로 구성을 가지는 스캔 신호용 스테이지는 두 개의 클록 신호가 각각 인가되는 두 클록 입력단 및 시작 신호 입력단으로 인가되는 신호에 따라서 동작이 정해진다.
먼저, 도 16을 통하여 화소에 도 3에서 도시하고 있는 신호가 인가될 때, 제1 스캔 신호(GW(n)) 및 제2 스캔 신호(GC(n))를 발생시키는 제1 스캔 신호 생성부(GW_D; 3001, 3003) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 포함되는 스캔 신호용 스테이지의 동작에 대하여 살펴본다.
도 16은 도 15의 실시예에 따른 스캔 신호 생성부의 스테이지에 인가되는 입력 신호를 도시한 파형도이다.
도 16에서는 제1 스캔 신호 생성부(GW_D; 3001, 3003)에 인가되는 시작 신호(GW_FLM) 및 클록 신호(GW_CLK1, GW_CLK2) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 인가되는 시작 신호(GC_FLM) 및 클록 신호(GC_CLK1, GC_CLK2, GC_CLK3, GC_CLK4, GC_CLK5, GC_CLK6)가 각각 도시되어 있다. 도 16의 실시예에서는 제1 스캔 신호 생성부(GW_D; 3001, 3003)에 인가되는 시작 신호(GW_FLM) 및 클록 신호(GW_CLK1, GW_CLK2) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 도 15에서 도시하고 있는 동일한 회로 구조의 스캔 신호용 스테이지가 포함되더라도 클록 신호가 다르다. 그 결과 제1 스캔 신호 생성부(GW_D; 3001, 3003) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 포함되는 스캔 신호용 스테이지는 서로 클록 신호를 공유할 수 없다.
스캔 신호용 스테이지가 제1 스캔 신호 생성부(GW_D; 3001, 3003)로 사용되는 경우에는 도 3의 제1 스캔 신호(GW(n))를 생성하기 위하여 GW_FLM 신호가 시작 신호(FLM)로 스캔 신호용 스테이지의 시작 신호 입력단으로 입력된다. 도 16의 GW_FLM 신호는 도 3의 제1 스캔 신호(GW(n))와 같이, 한 프레임 중 1H 동안만 저전압을 가지며, 나머지 구간에서는 고전압을 가지며, 도 3에서는 지연 등으로 인하여 고전압과 저전압으로 변경될 때 시간이 소요되는 것이 같이 도시되어 있다. 스캔 신호용 스테이지에서 출력되는 신호와 시작 신호 입력단으로 입력되는 신호는 1H의 시간 차이를 가지며 동일한 파형을 가지는 신호일 수 있다. 제1 스캔 신호 생성부(GW_D; 3001, 3003)는 복수의 스캔 신호용 스테이지가 포함되어 있으며, 전단 스캔 신호용 스테이지의 출력이 제1 스캔선(151)으로 전달될 뿐만 아니라, 다음 단 스캔 신호용 스테이지의 시작 신호 입력단으로 입력되도록 형성되어 있다. 이에 첫번째의 스캔 신호용 스테이지의 시작 신호 입력단은 시작 신호(FLM)로 GW_FLM 신호를 입력받지만, 그 외의 스캔 신호용 스테이지의 시작 신호 입력단은 전단 스캔 신호용 스테이지의 출력도 입력될 수 있다. 그 결과 제1 스캔 신호 생성부(GW_D; 3001, 3003)는 GW_FLM 신호에 기초하여 복수의 스테이지에서 1H마다 순차적으로 동일한 파형의 제1 스캔 신호(GW(n))를 출력할 수 있다.
도 16을 참고하면, 한 프레임의 GW_FLM 신호는 GW_FLTE, GW_FLWE 구간을 순차적으로 가지며, 클록 신호(GW_CLK1, GW_CLK2)와는 기준 타이밍(Vsync)에 맞추어 정렬되어 있으며, 기준 타이밍(Vsync)에서부터 GW_FLTE 구간이 시작된다. 한 프레임 동안 GW_FLM 신호는 GW_FLTE 구간에는 고전압을 가지고, 그 후 GW_FLWE 구간동안 잠시 저전압을 가진다. 클록 신호(GW_CLK1, GW_CLK2)가 인가되기 시작하면, 제1 클록 입력단으로 입력되는 클록 신호(GW_CLK2)는 고전압으로 시작하여 저전압/고전압이 교대로 인가되고, 제2 클록 입력단으로 입력되는 클록 신호(GW_CLK1)는 저전압으로 시작하여 고전압/저전압이 교대로 인가된다. 클록 신호(GW_CLK1, GW_CLK2)는 1H마다 전압이 변경될 수 있으며, 도 16의 실시예에서는 GW_FLTE, GW_FLWE 구간은 각각 17H, 1H의 폭을 가질 수 있다.
스캔 신호용 스테이지가 제2 스캔 신호 생성부(GC_D; 3002, 3004)로 사용되는 경우에는 도 3의 제2 스캔 신호(GC(n))를 생성하기 위하여 GC_FLM 신호가 시작 신호(FLM)로 스캔 신호용 스테이지의 시작 신호 입력단으로 입력된다. 도 16의 GC_FLM 신호는 도 3의 제2 스캔 신호(GC(n))가 인가되는 구간동안 저전압을 가지며, 그 외의 구간에는 고전압을 가진다. 스캔 신호용 스테이지에서 출력되는 신호와 시작 신호 입력단으로 입력되는 신호는 1H의 시간 차이를 가지며 동일한 파형을 가지는 신호일 수 있다. 제2 스캔 신호 생성부(GC_D; 3002, 3004)는 복수의 스캔 신호용 스테이지가 포함되어 있으며, 전단 스캔 신호용 스테이지의 출력이 제2 스캔선(152)으로 전달될 뿐만 아니라, 다음 단 스캔 신호용 스테이지의 시작 신호 입력단으로 입력되도록 형성되어 있다. 이에 첫번째의 스캔 신호용 스테이지의 시작 신호 입력단은 시작 신호(FLM)로 GC_FLM 신호를 입력받지만, 그 외의 스캔 신호용 스테이지의 시작 신호 입력단은 전단 스캔 신호용 스테이지의 출력도 입력될 수 있다. 제2 스캔 신호 생성부(GC_D; 3002, 3004)는 도 16에서와 같이 총 6개의 클록 신호(GC_CLK1, GC_CLK2, GC_CLK3, GC_CLK4, GC_CLK5, GC_CLK6)가 인가되며, 각 클록 신호는 1H씩 차이가 있다. 그러므로, 6개의 클록 신호 중 한 쌍씩은 서로 반전하는 신호를 가진다. 또한, 본단의 스캔 신호용 스테이지에 인가되는 한 쌍의 클록 신호는 전단의 스캔 신호용 스테이지에 인가되는 한 쌍의 클록 신호보다 1H 늦은 클록 신호의 한 쌍이 인가된다. 그 결과 제2 스캔 신호 생성부(GC_D; 3002, 3004)는 인가되는 클록 신호의 차이로 인하여 복수의 스테이지에서 1H마다 순차적으로 동일한 파형의 제2 스캔 신호(GC(n))를 출력할 수 있다.
도 16에서 한 프레임의 GC_FLM 신호는 GC_FLTE, GC_FLWE 구간을 순차적으로 가지며, 클록 신호(GC_CLK1, GC_CLK2)와는 기준 타이밍(Vsync)에 맞추어 정렬되어 있으며, 기준 타이밍(Vsync)에서부터 GC_FLTE 구간이 시작된다. 한 프레임 동안 GC_FLM 신호는 GC_FLTE 구간에는 고전압을 가지고, 그 후 GC_FLWE 구간동안 저전압을 가지고, 그 후 나머지 구간 동안 고전압을 가진다. 클록 신호(GC_CLK1, GC_CLK2)는 3H마다 전압이 변경될 수 있으며, GC_FLM 신호는 GC_FLTE, GC_FLWE 구간은 각각 1H, 17H의 폭을 가질 수 있다.
제2 스캔 신호 생성부(GC_D; 3002, 3004)에서는 6개의 클록 신호(GC_CLK1, GC_CLK2, GC_CLK3, GC_CLK4, GC_CLK5, GC_CLK6)를 인가 받으며, 두 개의 클록 신호씩 동일한 타이밍에 전압 레벨이 변동된다. 동일한 타이밍에 서로 다른 전압으로 반전되는 두 개의 클록 신호를 이하 반전된 한 쌍의 클록 신호라고도 한다.
클록 신호(GC_CLK1)는 기준 타이밍(Vsync)을 기초로 고전압으로 시작하여 GC_SCTE1 구간이 지난 후 저전압/고전압이 교대로 인가되고, 클록 신호(GC_CLK2)는 기준 타이밍(Vsync)을 기초로 저전압으로 시작하여 GC_SCTE1 구간이 지난 후 고전압/저전압이 교대로 인가된다. 클록 신호(GC_CLK2)에서 기준 타이밍(Vsync)을 기초로 첫번째 저전압이 시작되는 타이밍은 GC_SCTE2 구간이 지난 이후 이다.
클록 신호(GC_CLK3)는 기준 타이밍(Vsync)을 기초로 고전압으로 시작하여 GC_SCTE3 구간이 지난 후 저전압/고전압이 교대로 인가되고, 클록 신호(GC_CLK4)는 기준 타이밍(Vsync)을 기초로 저전압으로 시작하여 GC_SCTE3 구간이 지난 후 고전압/저전압이 교대로 인가된다. 클록 신호(GC_CLK4)에서 기준 타이밍(Vsync)을 기초로 첫번째 저전압이 시작되는 타이밍은 GC_SCTE4 구간이 지난 이후 이다.
클록 신호(GC_CLK5)는 기준 타이밍(Vsync)을 기초로 고전압으로 시작하여 GC_SCTE5 구간이 지난 후 저전압/고전압이 교대로 인가되고, 클록 신호(GC_CLK6)는 기준 타이밍(Vsync)을 기초로 저전압으로 시작하여 GC_SCTE5 구간이 지난 후 고전압/저전압이 교대로 인가된다. 클록 신호(GC_CLK6)에서 기준 타이밍(Vsync)을 기초로 첫번째 저전압이 시작되는 타이밍은 GC_SCTE6 구간이 지난 이후 이다.
6개의 클록 신호(GC_CLK1, GC_CLK2, GC_CLK3, GC_CLK4, GC_CLK5, GC_CLK6)는 GC_SCWE마다 전압이 변경될 수 있으며, 본 실시예에서 GC_SCWE는 3H의 길이를 가질 수 있다. 도 16의 실시예에서는 GC_SCTE1, GC_SCTE2, GC_SCTE3, GC_SCTE4 GC_SCTE5 GC_SCTE6 구간은 각각 1H, 4H, 2H, 5H, 3H, 6H의 폭을 가질 수 있다.
제2 스캔 신호 생성부(GC_D; 3002, 3004)에 포함되는 하나의 스캔 신호용 스테이지에는 6개의 클록 신호 중 반전된 한 쌍의 클록 신호(2개의 클록 신호)만 인가되며, 이하에서는 GC_CLK1, GC_CLK2를 인가받는 스캔 신호용 스테이지를 중심으로 설명한다.
도 16의 파형에 따른 도 15의 스캔 신호용 스테이지의 동작에 대하여 살펴본다.
스캔 신호용 스테이지의 동작을 간단하게 살펴보면 아래와 같다.
출력단(OUT)의 출력은 제306 트랜지스터(T306) 및 제307 트랜지스터(T307)의 동작에 따라서 출력된다.
고전압(VGH)을 출력하는 제306 트랜지스터(T306)는 제305 트랜지스터(T305)가 턴 온 될 때, 제1 노드(QB)가 저전압(VGL)을 가져 고전압(VGH)을 출력단(OUT)으로 출력한다. 제305 트랜지스터(T305)의 턴 온은 제1 입력단으로 인가되는 제2 클록 신호(CLK2)가 저전압을 가질 때만이다. 그러므로 제1 입력단으로 인가되는 제2 클록 신호(CLK2)가 저전압을 가지면 스캔 신호용 스테이지는 고전압(VGH)을 출력한다.
한편, 제2 클록 신호(CLK2)가 저전압일 때에는 제301 트랜지스터(T301)도 턴 온 되어 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 제2 노드(Q) 및 제2-1 노드(QF)로 전달되어 제302 커패시터(Ca302)에 저장된다. 이 때, 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 고전압을 가지면 제307 트랜지스터(T307)는 턴 온 되지 않아 동작하지 않는다. 하지만, 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 저전압을 가지면 제307 트랜지스터(T307)가 턴 온되어 제1 클록 신호(CLK1)를 출력한다. 다만, 제2 클록 신호(CLK2)가 저전압을 가지면 제306 트랜지스터(T306)에 의하여 고전압(VGH)이 인가되므로 스캔 신호용 스테이지의 출력단(OUT)은 고전압을 가지지만, 제2 클록 신호(CLK2)가 고전압을 가지면, 이 때 제302 커패시터(Ca302)에 저장되어 있는 저전압에 의하여 제307 트랜지스터(T307)가 턴 온되고, 그 때의 제1 클록 신호(CLK1), 즉 저전압이 출력된다.
그러므로 스캔 신호용 스테이지는 시작 신호(FLM) 또는 전단 스캔 신호용 스테이지의 출력이 제2 클록 신호(CLK2)가 저전압일 때 제302 커패시터(Ca302)에 저장되었다가, 제2 클록 신호(CLK2)가 고전압일 때 제307 트랜지스터(T307)를 통하여 저전압의 제1 클록 신호(CLK1)가 출력된다. 그러므로 전단 스캔 신호용 스테이지에 비하여 하나의 클록 신호 폭(GW_SCWE, GC_SCWE) 만큼 지연된 신호가 출력된다.
이상과 같이 도 16에서 도시하고 있는 입력 신호에 의하면 도 3에서 도시하고 있는 신호가 화소에 인가된다.
도 16에 의하면, 제1 스캔 신호 생성부(GW_D; 3001, 3003)에 인가되는 시작 신호(GW_FLM) 및 클록 신호(GW_CLK1, GW_CLK2) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 도 15에서 도시하고 있는 동일한 회로 구조의 스캔 신호용 스테이지가 포함되더라도 클록 신호가 달라 인접하는 두 스캔 신호용 스테이지는 서로 클록 신호를 공유할 수 없다. 즉, 제1 스캔 신호 생성부(GW_D; 3001, 3003)에 속하는 스캔 신호용 스테이지와 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 속하는 스캔 신호용 스테이지가 서로 인접하게 위치하더라도 클록 신호가 달라 별도의 클록 신호선을 형성하여야 한다. 이에 제1 스캔 신호 생성부(GW_D; 3001, 3003) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)의 클록 신호선을 줄여 구동부(200, 250)의 폭/면적을 감소시킬 수는 없다. 하지만, 도 7 내지 도 13에서 살펴본 바와 같이 구동부(200, 250)에 속하는 제1 발광 제어 신호 생성부(EM1_D; 2001, 2005), 제2 발광 제어 신호 생성부(EM2_D; 2002, 2006), 초기화 제어 신호 생성부(EB1_D; 2003, 2007), 및 바이어스 제어 신호 생성부(EB2_D; 2004, 2008)에 포함되는 발광 신호용 스테이지가 입력 신호선(클록 신호선 등)을 공유할 수 있으므로 전체적인 구동부(200, 250)의 폭/면적은 감소된다.
하지만, 실시예에 따라서는 제1 스캔 신호 생성부(GW_D; 3001, 3003) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)도 입력 신호선을 공유할 수 있으며, 이하에서는 도 17 및 도 18을 통하여 제1 스캔 신호 생성부(GW_D; 3001, 3003) 및 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 포함되는 스캔 신호용 스테이지가 입력 신호선(클록 신호선 등)을 공유할 수 있는 실시예에서 화소에 인가되는 신호 및 스캔 신호 생성부에 인가되는 입력 신호의 일 예를 살펴본다.
도 17은 또 다른 실시예에 따른 도 2의 화소에 인가되는 복수의 신호 및 이에 따른 G 노드의 전압 파형을 도시한 파형도이고, 도 18은 도 17의 신호를 생성하기 위하여 스캔 신호 생성부의 스테이지에 인가되는 입력 신호를 도시한 파형도이다.
도 3의 실시예에서 제1 스캔 신호(GW(n))는 한 프레임에 한 번의 저전압이 인가되고, 제2 스캔 신호(GC(n))는 한 프레임에 세 번의 저전압을 가진다. 하지만 실시예에 따라서는 이로 한정되지 않으며, 두 스캔 신호가 한 프레임 동안 동일한 회수의 저전압을 가질 수 있으며, 도 17에서는 두 스캔 신호가 한 프레임에 한 번의 저전압이 인가되는 실시예가 도시되어 있다.
먼저, 도 17은 도 3과 달리 제2 스캔 신호(GC(n))가 한 프레임 동안 한번만 저전압으로 변경되며, 변경되는 구간의 길이는 1H일수 있다.
이와 같은 도 17의 제2 스캔 신호(GC(n))를 생성하기 위해서는 도 16과 달리 도 18의 시작 신호(GC_FLM) 및 두 개의 클록 신호(CLK1, CLK2)만이 인가된다.
두 개의 클록 신호(CLK1, CLK2)는 제1 스캔 신호 생성부(GW_D; 3001, 3003)에 포함되는 스캔 신호용 스테이지와 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 포함되는 스캔 신호용 스테이지에 공통으로 입력된다. 그 결과 제1 스캔 신호 생성부(GW_D; 3001, 3003)에 속하는 스캔 신호용 스테이지와 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 속하는 스캔 신호용 스테이지가 두 개의 클록 신호(CLK1, CLK2) 등의 입력 신호를 공유할 수 있다.
도 18에서의 제2 스캔 신호(GC(n))를 생성하기 위한 스캔 신호용 스테이지의 동작은 도 16에서 기술된 제1 스캔 신호(GW(n))를 생성하기 위한 스캔 신호용 스테이지와 실질적으로 동일할 수 있어 설명은 생략한다.
도 17 및 도 18의 실시예에서는 도 3의 제2 스캔 신호(GC(n))를 제1 스캔 신호(GW(n)에 맞추어 변경한 실시예를 도시하였다. 하지만, 실시예에 따라서는 반대로 도 3의 제1 스캔 신호(GW(n))를 제2 스캔 신호(GC(n))에 맞추어 한 프레임에 3번 인가되도록 변경할 수도 있다.
이하 인접하는 두 스캔 신호용 스테이지간 두 개의 클록 신호(CLK1, CLK2)가 인가되는 신호선을 공유할 때의 구조에 대하여 도 19 및 도 20을 통하여 상세하게 살펴본다.
도 19는 일 실시예에 따라 스캔 신호 생성부의 두 스테이지가 플립 배열된 구조를 도시한 배치도이고, 도 20은 도 19의 단면선 XX-XX에 따라 자른 단면도이다.
참고로, 도 19에서 네모 내에 x표 있는 마크는 절연막에 위치하는 오프닝을 나타내며 상부의 도전층과 하부의 도전층이 전기적으로 연결되도록 한다.
도 19 및 도 20의 실시예에서는 인접하는 두 스캔 신호용 스테이지간 공유하는 신호선으로는 제1 클록 배선(3103) 및 제2 클록 배선(3104)인 실시예를 기술하고 있다.
도 19에서 일측에 위치하는 스캔 신호용 스테이지가 제1 스캔 신호 생성부(GW_D; 3001, 3003)에 속하면, 다른 하나는 스캔 신호용 스테이지와 제2 스캔 신호 생성부(GC_D; 3002, 3004)에 속한다. 둘 사이에 인가되는 입력 신호선 중 제1 클록 배선(3103) 및 제2 클록 배선(3104)이 공유되고 있다.
도 19의 좌측에 위치하는 스캔 신호용 스테이지를 중심으로 구조를 살펴보면 아래와 같다.
스캔 신호용 스테이지에 포함되는 각 트랜지스터는 도 20에서 도시하고 있는 트랜지스터와 같이 기판(110)의 위에 위치하는 반도체층, 제1 게이트 절연막(141), 및 게이트 전극을 포함하며, 반도체층과 게이트 전극이 중첩하는 부분에 채널이 위치하고, 반도체층 중 채널의 양측에는 플라즈마 처리 또는 도핑되어 도체화 되어 있는 소스 영역 및 드레인 영역이 위치한다.
또한, 도 19 및 도 20의 실시예에서는 제1 클록 배선(3103) 및 제2 클록 배선(3104)이 이중층으로 형성되어 있다. 그 결과 층상 구조는 기판(110), 반도체층, 제1 게이트 절연막(141), 제1 게이트 도전층, 제2 게이트 절연막(142), 제2 게이트 도전층, 제1 층간 절연막(143), 소스/드레인 도전층(제1 소스/드레인 도전층이라고도 함), 제2 층간 절연막(144), 제2 소스/데이터 도전층, 유기 보호막(145)으로 이루어져 있다. 제1 게이트 도전층에는 모든 트랜지스터의 게이트 전극이 포함되어 있다.
본 실시예에서 제1 클록 배선(3103) 및 제2 클록 배선(3104)은 제1 소스/드레인 도전층에 위치한다. 제1-2 클록 배선(3253) 및 제2-2 클록 배선(3254)은 제2 소스/데이터 도전층에 위치하며, 제1 클록 배선(3103) 및 제2 클록 배선(3104)과 각각 전기적으로 연결된다. 실시예에 따라서는 단일선으로 형성될 수 있다.
스캔 신호용 스테이지에 포함되는 각 트랜지스터 및 커패시터를 살펴보면 다음과 같다.
제301 트랜지스터(T301)의 게이트 전극(G301)은 두 부분으로 구성되어 있으며, 일측으로 연장되어 제305 트랜지스터(T305)의 게이트 전극(G305)까지 연장되며, 타측으로는 연장되어 CLK2 클록 신호가 인가되는 제1 클록 배선(3103)과 전기적으로 연결되어 있다. 반도체층(C301)에 채널 및 소스 영역, 드레인 영역이 위치한다. 반도체층(C301)의 일측은 시작 신호(FLM) 신호 또는 전단 스캔 신호용 스테이지의 출력이 전달되는 연결선(3205)과 전기적으로 연결되고, 타측은 제304 트랜지스터(T304)의 게이트 전극(G304), 제308 트랜지스터(T308)의 일측, 및 제303 트랜지스터(T303)의 일측과 전기적으로 연결되는 연결부(3301)와 연결되어 있다. 연결부(3301)는 소스/드레인 도전층에 위치한다.
제302 트랜지스터(T302)의 게이트 전극(G302)은 연장되어 제306 트랜지스터(T306) 및 제301 커패시터(Ca301)의 일 전극(3211)까지 연장되어 있다. 반도체층(C302)의 일측은 고전압(VGH)이 인가되는 고전압 배선(3101)과 전기적으로 연결되고, 타측은 제303 트랜지스터(T303)의 일측과 반도체층으로 직접 연결되어 있다. 즉, 반도체층(C302)은 연장되어 제303 트랜지스터(T303)의 반도체층(C303)과 일체를 이룬다.
제303 트랜지스터(T303)의 게이트 전극(G303)은 일측으로 연장되어 CLK1 클록 신호가 인가되는 제2 클록 배선(3104)과 전기적으로 연결되며, 타측으로 연장되어 제307 트랜지스터(T307)의 일측과 연결되어 있다. 반도체층(C303)의 일측은 연결부(3301)를 통하여 제301 트랜지스터(T301)의 일측과 연결되며, 반도체층(C303)은 연장되어 제302 트랜지스터(T302)의 일측과 반도체층으로 직접 연결되어 있다.
제304 트랜지스터(T304)의 게이트 전극(G304)은 일 측으로 연장되어 연결부(3301)를 통하여 제301 트랜지스터(T301) 및 제303 트랜지스터(T303)와 연결되며, 타측으로 연장되어 연결부(3302)를 통하여 제308 트랜지스터(T308)의 일측과 연결되어 있다. 반도체층(C304)의 일측은 연결부(3303)를 통하여 제301 트랜지스터(T301)의 게이트 전극(G301)과 연결되고, 타측은 연결부(3304)를 통하여 제302 트랜지스터(T302)의 게이트 전극(G302), 제306 트랜지스터(T306)의 게이트 전극(G306) 및 제305 트랜지스터(T305)의 일측과 전기적으로 연결되어 있다. 연결부(3303, 3304)는 소스/드레인 도전층에 위치한다.
제305 트랜지스터(T305)의 게이트 전극(G305)은 연장되어 제301 트랜지스터(T301)의 게이트 전극(G301)과 연결되며, CLK2 클록 신호가 인가되는 제1 클록 배선(3103)까지 전기적으로 연결되어 있다. 반도체층(C305)의 일측은 저전압(VGL)이 인가되는 저전압 배선(3102)과 전기적으로 연결되고, 타측은 연결부(3304)를 통하여 제302 트랜지스터(T302)의 게이트 전극(G302), 제306 트랜지스터(T306)의 게이트 전극(G306) 및 제304 트랜지스터(T304)의 일측과 전기적으로 연결되어 있다.
제306 트랜지스터(T306)의 게이트 전극(G306)은 복수(도 19에서는 4개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 연장되어 제301 커패시터(Ca301) 및 제302 트랜지스터(T302)의 게이트 전극(G302)과 연결되어 있다. 반도체층(C306)의 일측은 연결 전극(SD306)에 의하여 제301 커패시터(Ca301)의 일 전극(3212)과 연결되며, 제301 커패시터(Ca301)를 통하여 고전압 배선(3101)과 전기적으로 연결된다. 반도체층(C306)의 타측은 출력 배선(3201)과 연결되어 있다. 연결 전극(SD306)은 소스/드레인 도전층에 위치한다.
제307 트랜지스터(T307)의 게이트 전극(G307)은 복수(도 19에서는 4개의 게이트 전극으로 구성됨)로 나뉘어 있으며, 일 부분은 제302 커패시터(Ca302)의 일전극(3221)을 이루며, 연장되어 연결부(3305)에 의하여 제308 트랜지스터(T308)의 일단과 연결되어 있다. 반도체층(C307)의 일측은 연결 전극(SD307)에 의하여 제303 트랜지스터(T303)의 게이트 전극(G303)과 전기적으로 연결되어 있으며, 제303 트랜지스터(T303)의 게이트 전극(G303)을 지나 CLK1 클록 신호가 인가되는 제2 클록 배선(3104)과도 연결되어 있다. 반도체층(C307)의 타측은 출력 배선(3201)과 연결되어 있다. 연결 전극(SD307)은 소스/드레인 도전층에 위치한다.
출력 배선(3201)은 연결선(3202)를 통하여 신호선과 전기적으로 연결되며, 출력 배선(3201)은 소스/드레인 도전층에 위치한다.
제308 트랜지스터(T308)의 게이트 전극(G308)은 연장되어 저전압(VGL)이 인가되는 저전압 배선(3102)과 전기적으로 연결된다. 반도체층(C308)의 일측은 연결부(3305)에 의하여 제307 트랜지스터(T307)의 게이트 전극(G307)과 전기적으로 연결되며, 타측은 연결부(3302)에 의하여 제304 트랜지스터(T304)의 게이트 전극(G304)과 전기적으로 연결된다.
커패시터(Ca301, Ca302)는 제1 게이트 도전층 및 제2 게이트 도전층을 두 전극으로 하며, 그 사이에 위치하는 제2 게이트 절연막(142)을 유전체로 하는 단면 구조를 가진다.
제301 커패시터(Ca301)는 일 전극(3212)은 연장되어 고전압 배선(3101)과 연결되며, 타 전극(3211)은 제306 트랜지스터(T306)의 게이트 전극(G306)의 일 부분에 위치한다.
제302 커패시터(Ca302)는 일 전극(3222)은 출력 배선(3201)과 전기적으로 연결되어 있으며, 타 전극(3221)은 제307 트랜지스터(T307)의 게이트 전극(G307)의 일 부분에 위치한다.
도 19의 실시예에서는 공유하는 신호선으로는 2개가 있으며, 각각 CLK2 클록 신호가 인가되는 제1 클록 배선(3103) 및 CLK1 클록 신호가 인가되는 제2 클록 배선(3104)이다. 하지만, 실시예에 따라서는 추가적으로 고전압(VGH)이 인가되는 고전압 배선(3101) 및 저전압(VGL)이 인가되는 저전압 배선(3102)도 서로 공유될 수 있다.
도 8 내지 도 14의 실시예와 도 17 내지 도 20의 실시예를 합하면, 발광 신호용 스테이지를 포함하는 4개의 생성부가 서로 신호선을 공유하고, 스캔 신호용 스테이지를 포함하는 2개의 생성부도 서로 신호선을 공유하여 구동부(200, 250)의 폭/면적을 가장 감소시킬 수 있다.
이와 같은 경우의 전체 구동부(200, 250)의 구조를 도 21 및 도 22를 통하여 개략적으로 살펴본다.
도 21은 일 실시예에서 비표시 영역에 복수의 스테이지를 형성하여 발생하는 폭의 감소를 명확하게 도시한 도면이고, 도 22는 도 21의 일 부분의 단면도이다.
도 21에서는 도 4에서와 같이 표시 영역(DA)의 좌측에 위치하는 제1 구동부(200)가 도시되어 있다.
표시 영역(DA)의 좌측에 위치하는 제1 구동부(200)는 외측에서부터 표시 영역(DA)의 방향으로, 제1 발광 제어 신호 생성부(EM1_D; 2001), 제2 발광 제어 신호 생성부(EM2_D; 2002), 초기화 제어 신호 생성부(EB1_D; 2003), 바이어스 제어 신호 생성부(EB2_D; 2004), 제2 스캔 신호 생성부(GC_D; 3002) 및 제1 스캔 신호 생성부(GW_D; 3001)가 순서대로 배열되어 있다.
다만, 도 21의 실시예에서는 발광 신호용 스테이지가 포함되는 바이어스 제어 신호 생성부(EB2_D; 2004)와 스캔 신호용 스테이지가 포함되는 제2 스캔 신호 생성부(GC_D; 3002)의 사이에는 일정 간격을 두고 떨어져 있으며, 이 부분에는 VIA valley 부분이 형성되어 있다.
VIA valley는 유기막이 적어도 일부 제거된 부분으로 발광 소자의 캐소드에 인가되는 전압(ELVSS 전압)이 전달되는 배선(이하 ELVSS 배선이라고도 함)이 위치할 수 있다. 도 22에서는 VIA valley의 단면 구조가 도시되어 있으며, 이중층 구조로 형성되어 있다.
도 22에 의하면, VIA valley는 유기 보호막(145)이 제거된 구조를 가지며, 그 하부에 위치하는 제2 층간 절연막(144)도 일부 제거된 구조를 가질 수 있다.
ELVSS 전압이 전달되는 배선은 이중층으로 구성되며, 제1 ELVSS 배선(ELVSS1)은 제1 소스/드레인 도전층에 위치하며, 제2 ELVSS 배선(ELVSS2)은 제2 소스/데이터 도전층에 위치한다. 즉, 제1 ELVSS 배선(ELVSS1)은 제2 층간 절연막(144)으로 덮여 있으며, 제2 층간 절연막(144)에 위치하는 오프닝에 의하여 제1 ELVSS 배선(ELVSS1)이 적어도 일부 노출되어 있다. 그 위에 제2 ELVSS 배선(ELVSS2)이 위치하며, 제2 층간 절연막(144)에 위치하는 오프닝을 통하여 제2 ELVSS 배선(ELVSS2)이 제1 ELVSS 배선(ELVSS1)과 전기적으로 연결된다. 제2 ELVSS 배선(ELVSS2)의 위에는 유기 보호막(145)이 위치하며, 유기 보호막(145)은 제2 ELVSS 배선(ELVSS2)을 연속적으로 노출시키는 오프닝을 가지며, 유기 보호막(145)이 양측에만 위치하여 계곡(valley)과 같은 구조를 가져 VIA valley라고 불릴 수 있다.
여기서, 제2 층간 절연막(144)은 무기막일 수도 있으며, 유기막일 수도 있다.
도 22에서는 제1 층간 절연막(143)의 하부에는 도전층이나 반도체층이 위치하지 않는 것으로 도시하고 있지만, 위치에 따라서는 일부 영역에 도전층이나 반도체층이 위치할 수 있다.
도 21 및 도 22의 실시예에서는 VIA valley를 통하여 ELVSS 전압이 전달되는 배선이 포함되면서 구동부(200, 250)가 형성되지만, 도 21에서 도시하고 있는 바와 같이 비교예에 비하여 Ws만큼 폭이 감소되며, 그에 따라 면적이 감소될 수 있다.
즉, 비교예와 본 실시예를 아래의 표 1을 통하여 비교하면 다음과 같다.
발광 신호용 스테이지 스캔 신호용 스테이지
비교예 생성부 당 배선 수 4개 4개 또는 10개
총 배선 수 16개 8개 또는 12개
실시예 생성부 당 배선 수 4개 4개
총 배선 수 12개(4개 감소) 6개(최대 6개 감소)
여기서 비교예는 인접하는 스테이지 간에 입력 신호선을 공유하지 않는 경우이다.
표 1에서 생성부 당 배선 수는 하나의 스테이지에 필요로 입력되는 신호선의 수이며, 발광 신호용 스테이지는 총 4개의 배선(CLK1, CLK2, VGH, VGL)을 가지며, 스캔 신호용 스테이지는 총 4개의 배선(CLK1, CLK2, VGH, VGL) 또는 총 10개의 배선(GC_CLK1, GC_CLK2, GC_CLK3, GC_CLK4, GC_CLK5, GC_CLK6, VGH, VGL, GW_CLK1, GW_CLK2)을 가질 수 있다. 이는 비교예 및 실시예가 동일하다.
비교예에서는 발광 신호용 스테이지는 총 4개가 포함되므로, 총 개수는 16개가 필요하며, 스캔 신호용 스테이지는 총 2개가 포함되므로, 총 개수는 8개 또는 12개가 필요하다.
하지만, 본 실시예에서는 이보다 입력 신호선의 수가 감소된다.
만약 발광 신호용 스테이지 4개에서 2개씩의 클록 배선((CLK1, CLK2)을 공유하면, 총 4개의 배선이 감소된다. 하지만, 여기에 추가적으로 고전압 배선(VGH)이나 저전압 배선(VGL)도 공유하면 배선이 더욱 감소된다.
또한, 스캔 신호용 스테이지 2개에서 2개의 클록 배선((CLK1, CLK2)을 공유하면, 총 2개의 배선 또는 최대 6개의 배선이 감소된다. 여기에 추가적으로 고전압 배선(VGH)이나 저전압 배선(VGL)도 공유하면 배선이 더욱 감소된다.
구체적으로, 한 스테이지가 일반적으로 약 300㎛로 형성될 수 있으며, 최소 폭으로 형성되는 실시예에서도 적어도 100㎛이상이 필요하여 총 6개의 스테이지가 형성되면 적어도 700㎛ 이상이 필요하여 비표시 영역의 폭의 마진이 크지 않을 수 있다. 이 때, 하나의 배선의 폭이 12㎛ 정도되며, 인접하는 배선 간의 절연을 위하여 사이에 공간이 필요한 점을 감안하면 배선 4개를 감소하는 경우에는 약 60㎛는 감소할 수 있다.
특히 스캔 신호용 스테이지에서도 입력 신호선을 공유하면 총 120㎛의 감소가 가능하다.
한편, 도 14의 실시예와 같이 전원 배선(저전압 배선)을 공유하는 경우에는 배선 하나 당 추가적으로 약 12.5㎛의 감소가 가능하다.
구동부(200, 250)의 폭이 700㎛ 임을 고려할 때 60 내지 최대 130㎛를 감소할 수 있고, 또한, 표시 영역(DA)의 양측에서 함께 폭을 감소할 수 있으므로, 본 발명에 따른 구동부(200, 250)의 폭 감소로 충분히 마진을 생성할 수 있다.
발광 신호용 스테이지에서만 입력 신호선을 공유하는 경우도 충분히 구동부(200, 250)의 면적을 감소시킬 수 있으며, 특히 발광 신호용 스테이지가 총 4개 형성되므로 두 쌍의 신호선을 감소시키고 두 쌍만 형성할 수 있어 충분한 폭/면적 감소의 효과가 발생할 수 있다. 하지만, 좀 더 구동부(200, 250)의 폭을 줄이기 위해서는 스캔 신호용 스테이지도 입력 신호선을 공유시킬 수 있다. 또한, 클록 신호 배선만 공유할 수도 있지만, 고전압 배선이나 저전압 배선을 공유하여 보다 좁은 폭으로 구동부(200, 250)를 형성할 수도 있다.
또한, 실시예에 따라서는 스캔 신호용 스테이지만 입력 신호선을 공유시키고, 발광 신호용 스테이지에서는 입력 신호선을 공유시키지 않을 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 발광 표시 장치 200, 250: 구동부
151: 제1 스캔선 152: 제2 스캔선
153: 제1 초기화 제어선 153-1: 제2 초기화 제어선
154, 155: 발광 제어선 156: 바이어스 제어선
171: 데이터선 172: 구동 전압선
173: 기준 전압선 179: 바이어스 전압선
127: 초기화 전압선 2101, 3101: 고전압 배선
2102, 3102: 저전압 배선 2105: ESR 배선
2103, 2104, 2253, 2254, 3103, 3104, 3253, 3254: 클록 배선
2201, 3201: 출력 배선 2551: 고레벨 출력부
2552: 저레벨 출력부 2553: 제1 노드 제1 제어부
2554: 제1 노드 제2 제어부 2555: 제2 노드 제1 제어부
2556: 제2-1 노드 유지부 2557: 제3 노드 제어부
2560: 초기화부 3551: 고레벨 출력부
3552: 저레벨 출력부 3553: 제1 노드 제1 제어부
3554: 제1 노드 제2 제어부 3555: 제2 노드 제1 제어부
3556: 제2 노드 제2 제어부
Ca201, Ca202, Ca203, Ca301, Ca302: 커패시터
Cpr: 입력 커패시터 Cst: 유지 커패시터
2001, 2005: 제1 발광 제어 신호 생성부
2002, 2006: 제2 발광 제어 신호 생성부
2003, 2007: 초기화 제어 신호 생성부
2004, 2008: 바이어스 제어 신호 생성부
3001, 3003: 제1 스캔 신호 생성부
3002, 3004: 제2 스캔 신호 생성부
110: 기판 141: 제1 게이트 절연막
142: 제2 게이트 절연막 143: 제1 층간 절연막
144: 제2 층간 절연막 145: 유기 보호막

Claims (20)

  1. 복수의 화소를 포함하는 표시 영역; 및
    상기 표시 영역의 일측에 위치하는 구동부를 포함하며,
    상기 구동부는
    하나의 행에 적어도 2개의 발광 신호용 스테이지; 및
    상기 발광 신호용 스테이지로 입력되는 입력 신호선을 포함하며,
    상기 적어도 2개의 발광 신호용 스테이지는 동일한 상기 입력 신호선에 연결되어 있는 발광 표시 장치.
  2. 제1항에서,
    상기 적어도 2개의 발광 신호용 스테이지는 제1 발광 제어 신호 생성부, 제2 발광 제어 신호 생성부, 초기화 제어 신호 생성부, 및 바이어스 제어 신호 생성부 중 적어도 2개에 포함되어 있는 발광 표시 장치.
  3. 제2항에서,
    상기 입력 신호선은 한 쌍의 클록 신호선인 발광 표시 장치.
  4. 제3항에서,
    상기 한 쌍의 클록 신호선을 공유하는 상기 적어도 2개의 발광 신호용 스테이지는 서로 다른 시작 신호를 인가받는 발광 표시 장치.
  5. 제3항에서,
    상기 입력 신호선은 고전압 배선 또는 저전압 배선인 발광 표시 장치.
  6. 제5항에서,
    상기 한 쌍의 클록 신호선, 또는 상기 저전압 배선은 상기 적어도 2개의 발광 신호용 스테이지의 사이에 위치하는 발광 표시 장치.
  7. 제6항에서,
    상기 한 쌍의 클록 신호선은 이중층으로 구성되어 있는 발광 표시 장치.
  8. 제3항에서,
    상기 적어도 2개의 발광 신호용 스테이지는 상기 제1 발광 제어 신호 생성부 및 상기 제2 발광 제어 신호 생성부이거나 상기 초기화 제어 신호 생성부 및 상기 바이어스 제어 신호 생성부인 발광 표시 장치.
  9. 제3항에서,
    상기 구동부는 하나의 행에 2개의 스캔 신호용 스테이지를 더 포함하며,
    상기 2개의 스캔 신호용 스테이지는 각각 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부에 포함되는 발광 표시 장치.
  10. 제9항에서,
    상기 2개의 스캔 신호용 스테이지에 공통으로 연결되는 입력 신호선을 더 포함하는 발광 표시 장치.
  11. 제10항에서,
    상기 스캔 신호용 스테이지에 공통으로 연결되는 상기 입력 신호선은 한 쌍의 클록 신호선인 발광 표시 장치.
  12. 제9항에서,
    상기 적어도 2개의 발광 신호용 스테이지와 상기 2 개의 스캔 신호용 스테이지의 사이에 상기 발광 소자부의 캐소드에 인가되는 전압을 전달하는 ELVSS 배선이 위치하는 발광 표시 장치.
  13. 제12항에서,
    상기 ELVSS 배선은 이중층으로 형성되며, 유기 보호막이 제거된 부분에 위치하는 발광 표시 장치.
  14. 제9항에서,
    상기 표시 영역의 상기 화소 회로부는
    상기 제1 발광 제어 신호 생성부에서 생성된 제1 발광 제어 신호, 상기 제2 발광 제어 신호 생성부에서 생성된 제2 발광 제어 신호, 상기 초기화 제어 신호 생성부에서 생성된 제1 초기화 제어 신호 및 제2 초기화 제어 신호, 상기 바이어스 제어 신호 생성부에서 생성된 바이어스 제어 신호, 상기 제1 스캔 신호 생성부에서 생성된 제1 스캔 신호, 및 상기 제2 스캔 신호 생성부에서 생성된 제2 스캔 신호를 인가 받는 발광 표시 장치.
  15. 제14항에서,
    상기 제1 초기화 제어 신호를 생성하는 상기 초기화 제어 신호 생성부 내의 상기 발광 신호용 스테이지는 상기 제2 초기화 제어 신호를 생성하는 상기 초기화 제어 신호 생성부 내의 상기 발광 신호용 스테이지보다 전단에 위치하는 발광 표시 장치.
  16. 제14항에서,
    상기 제1 스캔 신호는 한 프레임에 한 번의 저전압을 가지며,
    상기 제2 스캔 신호는 한 프레임에 세 번의 저전압을 가지는 발광 표시 장치.
  17. 복수의 화소를 포함하는 표시 영역; 및
    상기 표시 영역의 일측에 위치하는 구동부를 포함하며,
    상기 구동부는
    하나의 행에 2개의 스캔 신호용 스테이지; 및
    상기 스캔 신호용 스테이지로 입력되는 입력 신호선을 포함하며,
    상기 2개의 스캔 신호용 스테이지는 동일한 상기 입력 신호선에 연결되어 있는 발광 표시 장치.
  18. 제17항에서,
    상기 스캔 신호용 스테이지에 공통으로 연결되는 상기 입력 신호선은 한 쌍의 클록 신호선인 발광 표시 장치.
  19. 제18항에서,
    상기 한 쌍의 클록 신호선은 상기 2개의 스캔 신호용 스테이지의 사이에 위치하는 발광 표시 장치.
  20. 제19항에서,
    상기 2개의 스캔 신호용 스테이지는 각각 제1 스캔 신호 생성부 및 제2 스캔 신호 생성부에 포함되는 발광 표시 장치.
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