CN111416616A

CN111416616A - 具有宽频率覆盖的pll

Info

Publication number: CN111416616A
Application number: CN201911220652.5A
Authority: CN
Inventors: A·阿加; 高翔; N·徐
Original assignee: Credo Technology Group Ltd
Current assignee: Credo Technology Group Ltd
Priority date: 2019-01-04
Filing date: 2019-12-03
Publication date: 2020-07-14
Anticipated expiration: 2039-12-03
Also published as: US20200220550A1; CN111416616B; US10778236B2

Abstract

公开了具有宽频率覆盖的PLL。一个PLL实施例包括相位频率检测器、电荷泵与环路滤波器、压控振荡器、分频器与后分频器、1.5分频框以及复用器。压控振荡器生成具有在预先确定的频率范围内变化的频率的信号。当压控振荡器的频率范围覆盖小于2时，1.5分频框将压控振荡器的输出信号的频率除以1.5以同步具有无孔的、连续变化的频率的时钟信号。

Description

具有宽频率覆盖的PLL

技术领域

本发明涉及PLL(锁相环)电路，该PLL电路使得内部震荡信号锁定至外部输入时钟信号。本公开具体地涉及具有宽频率覆盖的PLL电路。

背景技术

大多数数字电子电路响应于时钟信号操作。在一些应用中，多个不同的集成电路(IC)均需要它们自己的时钟信号，而所有的时钟信号均从参考时钟中得出，并且所有的时钟信号与参考时钟具有相同的相位。

用于完成这一点的一个方法是使用锁相环(PLL)电路，其接收参考时钟并且产生与该参考时钟同相的输出信号。在图1中示出了传统PLL电路100。PLL电路100包括相位频率检测器(PFD)102、电荷泵以及环路滤波器 103、压控振荡器(VCO)105、分频器106以及后分频器107。具有一频率的参考时钟信号(Refclk)21被应用于相位频率检测器102的输出，该相位频率检测器102也接收来自分频器106的分频器信号45，PFD 102产生指示参考信号21与分频器信号45之间的相位差的误差信号25。误差信号25被输入至电荷泵以及环路滤波器103。取决于参考时钟信号21的相位领先还是落后于分频器信号45的相位，电荷泵将该相位差转换为正电荷脉冲或负电荷脉冲，并且将这些电荷脉冲提供至环路滤波器。环路滤波器集成这些电荷脉冲以生成控制电压27，其被提供至VCO 105。VCO 105产生输出信号(Pllout)42，该输出信号42的频率与控制电压27成比例，并且输出信号42被应用于分频器106的输入。分频器106的输出信号，即，分频器信号45被反馈回PFD 102的输入。

锁相环操作的频率取决于VCO 105的频率以及分频器106的分频量。为了改变来自VCO 105的输出信号的频率，必须调整这些要素。通常情况下，以输出信号42的频率是分频器信号45的频率的N倍的方式，输出信号 42的频率由数比“N”分频。当环路“锁定”时，由电荷泵以及环路滤波器103施加至VCO 105的控制电压27驱动PFD 102输入信号21与45之间的相位差变为0，由此使得分频器信号45的频率等于参考时钟信号21的频率，并且与时钟信号21同相。输出信号42随后被输入后分频器107以由1、2、3、4或其他整数比“N”分频，由此输出信号42的频率是输出信号(Clkout)30的频率的N倍。

VCO 105通常由具有宽输出频率范围的环形振荡器制成，因此，它非常适合用于在锁定至可具有若干不同的频率的参考时钟的PLL电路中使用。使用基于环形振荡器的VCO的一个缺点是它的抖动规格相对较高。在一些应用中，需要时钟抖动小于特定的值。为了降低时钟抖动，电路的 VCO可采用具有更优的抖动特性但是调谐范围更窄的某类型的振荡器——诸如LC谐振腔振荡器。

高速串行数据信号发射器电路可包括用于产生时钟信号的PLL电路。PLL优选地被设置为在支持最高数据速率所需要的频率下操作，发射器可能在多数据速率通信协议中可能被要求在该最高数据速率下操作。提供 PLL下游的电路以用于以动态可选择倍数来对PLL输出时钟信号的频率进行分频。该倍数的可选择的值可包括1以及另一个值，诸如2(或更大)，该另一个值适合于将PLL输出时钟信号频率修改为支持以由多数据速率通信协议所需要的另一数据速率(而非最高数据速率)下的发射器的操作的较低频率。此外，所期望的是频率可连续地变化。

提供最佳相位噪声的PLL的最佳高频率是通过使用LC谐振腔压控振荡器生成的。如果VCO的设计是针对非常高的频率，则有时让VCO覆盖宽频率范围是不可能的。在最极端的情况下，设计可需要VCO覆盖2的倍数的频率范围以便于产生“无孔(holeless)”。可通过将最大的VCO输出频率除以最小的VCO输出频率来测量VCO的频率范围覆盖。如果结果是2或更大，一旦过程变化、温度变化、电压变化以及校准方案被用于减轻这些变化，则整个PLL设计将是“无孔”的。不幸的是，当PLL的最大频率输出被推得更高时，实现宽频率范围或甚至2的倍数是不可能的。典型范围可以是1.5-1.8。

如果VCO覆盖了小于2的范围，则输出信号30将在频率范围覆盖中具有孔。例如，如果VCO覆盖13.33GHz-20GHz的范围，则输出频率将在表1中示出。

表1

后分频器设置	VCO频率范围	Clkout频率范围
			1	13.33GHz–20GHz	13.33GHz–20GHz
2	13.33GHz–20GHz	6.67GHz–10GHz
			3	13.33GHz–20GHz	4.45GHz–6.67GHz
4	13.33GHz–20GHz	3.33GHz–5GHz

VCO的频率范围覆盖是20GHz/13.33GHz＝1.5，小于2。如可从表 1中看到的，当后分频器设置从1变为2时，在10GHz到13.33GHz之间存在输出频率覆盖的频率间隙，这意味着频率无法连续地变化。

鉴于上述内容，提供能够同步具有连续无孔变化的频率的时钟信号的PLL电路以及方法将是可期望的。

发明内容

相应地，本文公开了适合在本文使用的说明性PLL电路以及PLL 电路设置方法。说明性PLL电路的性能能够产生具有宽频率覆盖的时钟信号。

在公开的实施例中，PLL电路包括：相位频率检测器(PFD)、电荷泵以及环路滤波器、压控振荡器(VCO)、分频器以及后分频器、1.5分频框以及复用器。VCO生成第二输出信号，该第二输出信号具有在与控制电压对应的预先确定的频率范围内变化的频率；分频器接收反馈信号(该反馈信号的频率与第二输出信号的频率成比例)、对反馈信号进行分频并且输出经分频的反馈信号。PFD接收参考信号以及经分频的反馈信号并且输出第一输出信号，该第一输出信号与该两个输入的相位差对应。电荷泵以及环路滤波电路接收第一输出信号并且将控制电压提供至VCO，以减少参考信号与经分频的反馈信号之间的相位差。1.5分频框接收第二输出信号，并且输出第三输出信号，该第三输出信号的频率是第二输出信号的频率除以1.5；复用器，该复用器用于选择第二输出信号以及第三输出信号中的一个；输出第四输出信号；后分频器接收第四输出信号并且由整数N来对第四输出信号的频率进行分频。

一种设置PLL电路的方法的说明性实施例，其可在PLL电路中实现，包括：确定工作信号，该工作信号的频率是PLL电路的输出；如果工作信号的频率在由VCO的预先确定的频率范围除以任一个整数所确定的范围内，则发送信号至复用器以选择第二输出信号；如果工作信号的频率不在由 VCO的预先确定的频率范围除以任一个整数所确定的范围内，则发送信号至复用器以选择第三输出信号。

前述实施例中的每一个可以单独地或组合地实现，并且可以以任何合适的组合利用以下特征中的任何一个或多个来实现：反馈信号是由 VCO生成的第二输出信号或者是由复用器生成的第四输出信号；整数N是2 的幂；VCO是LC谐振腔振荡器或环形振荡器；1.5分频框包括两个3分频上升沿触发框以及“或(OR)”门；1.5分频框包括一个3分频上升沿触发框、一个3分频下降沿触发框以及“或”门；1.5分频框包括DCC电路；DCC电路包括粗略校准部分以及精确校准部分；精确校准部分与粗略校准部分相比更精确地将信号的占空比调整以更接近目标占空比；目标占空比是50％；粗略校准部分包括数控延迟器、用于占空比扩大的“或”门、用于检测精确校准部分误差的范围检测器以及用于数字控制数控延迟器的逻辑电路；精确校准部分包括增益电路以及反馈电路；VCO的预先确定的频率范围是13.33GHz–20GHz或5.33GHz-8GHz。

前文已经相当广泛地概述了本公开的特征，以便后面细致的描述可以被更好地理解。下文将描述本公开的额外特征以及优势，其组成了权利要求的主体。

附图说明

为了获取上述叙述以及本公开的其他增强以及目的的方式，将通过参考附图中示出的本公开的具体实施例以呈现对于以上简要描述的本公开的更为具体的描述。可以理解，这些附图只描绘了本公开的各典型实施例，并且因此不被认为是对其范围的限制，将通过使用附图并利用附加特征和细节来描述本公开，在附图中：

图1是现有技术的锁相环(PLL)频率合成器的示意图；

图2是根据本发明的一个实施例的PLL频率合成器的示意图；

图3是根据本发明的另一实施例的PLL频率合成器的示意图；

图4是根据本发明的一个实施例的1.5分频框的示意图。

图5是根据本发明的一个实施例的3分频框的示意图；

图6是示出图5中的3分频框的操作的波形集；

图7是示出图4中的1.5分频框的操作的波形集；

图8是根据本发明一个实施例的DCC的示意图；

图9是示出图8中的粗略校准部分的操作的波形集。

图10是根据本发明的另一实施例的1.5分频框的示意图。

图11是示出了根据本发明的第二实施例的3分频框的构成的框图。

具体实施方式

本文所示出的细节仅作为示例并且为了本公开的优选实施例的说明性讨论的目的，并且为了提供被认为是对本公开的各种实施例的原理和概念方面最有用并且容易理解的描述而呈现。就这一点而言，未做出尝试以示出比基本理解本公开所需更为具体的本公开的结构细节，结合附图的描述使得本领域技术人员明了本公开的若干形式可如何在实践中实施。

以下定义和解释的含义和意图是控制任何进一步的构建，除非在以下示例中进行了明确的修改或者当意义的应用使得任何构建无意义或者基本无意义时。如果术语的构建将使得它无意义或基本无意义，则应当从韦氏词典第3版获取该定义。

图2是示出了根据本发明的第一实施例的PLL电路200的构建的框图。相位频率检测器102、电荷泵与环路滤波器103、压控振荡器(VCO)105、分频器106以及后分频器107与图1中所示出的对应的成分相同。由参考时钟发生器(未示出)生成的输入时钟信号(其成为时钟信号21)以及反馈分频器信号 45被输入至信号PFD 102。PFD 102产生误差信号25(也被称为第一输出信号)，该误差信号25与分频器信号45的频率和时钟信号21的频率之间的相位差/频率差成比例，由PFD提供的误差信号25被输出至电荷泵与环路滤波器 103。随后，电荷泵与环路滤波器103对误差信号25进行充电和滤波，以产生VCO 105的输入控制电压27，需要滤波器以移除PFD比较频率以及会损坏 VCO 105的频谱纯度的其他杂散(spurious)频率。环路滤波器也集成电流脉冲以提供VCO 105通常需要的DC控制电压。

PLL的反馈环路的动作最终导致或迫使误差电压25等于零，此时来自分频器106的输出与时钟信号21具有相同的相位。VCO 105的输出信号 28(也称为第二输出信号)由反馈环路自动地调整，直至由分频器产生的分频器信号45的相位等于时钟信号21的相位。当通过反馈环路的动作使得误差电压25等于零时，该环路被称为被“锁定”至时钟信号21。

可根据本领域技术人员熟知的方法来实现PFD 102、电荷泵与环路滤波器103。VCO105优选地使用LC谐振腔振荡器实现。LC谐振腔振荡器是优选的，因为它能够比其他振荡器类型(诸如，环形振荡器)提供更佳的抖动特性。尽管LC谐振腔振荡器具有优越的抖动特性，但是它们也倾向于具有相对较窄的输出频率范围——通常约为围绕中心频率的±25％。不是基于LC谐振腔的其他VCO(诸如，环形振荡器或张弛振荡器)也可在本发明中使用。如上文所讨论的，如果PLL电路中使用的后分频器具有整数分频比，则PLL电路的输出频率将在频率范围覆盖中具有频率间隙。

为了消除频率间隙，PLL电路200提供了1.5分频框109以在输出信号28由分频器106分频之前将输出信号28的频率除以1.5的分频比。后文将更加详细地描绘1.5分频框109。框109的输出信号29(也被称为第三输出信号) 以及VCO的输出信号28被输入至复用器108，并且复用器108将信号42(也被称为第四输出信号)输出至后分频器107以及分频器106。复用器108选择其输出中的一个作为输出信号42以由分频器106分频。复用器108的输入的选择是由“range_sel(范围_选择)”信号控制。当“range_sel”信号被设为0时，复用器108将输出VCO输出信号28；当“range_sel”信号被设为1时，复用器108将输出框109的输出信号29。“range_sel”信号可由控制器(未示出)产生。控制能够接收指示PLL电路200的各种组件的状态的信号，并且随后输出信号以控制系统的组件。控制器可以是(或包括)能够为PLL电路200执行期望的功能以及计算的任何处理电路，诸如微处理器、可编程设备或电路、逻辑门等。

如果分频器106的分频比被设为1，“range_sel”信号被设为1，并且后分频器107的分频比被设为N，则输出信号30的频率等于VCO输出信号28的频率除以1.5N。但是如果“range_sel”信号被设为0，后分频器107的分频比被设为N，则输出信号30的频率等于VCO输出信号28的频率除以N。如果VCO覆盖了13.33GHz-20GHz的范围，则将在表2中示出利用后分频器 107以及“range_sel”比特的输出信号30的频率。

表2

如可以从表2中看到的，频率覆盖中不再存在孔。此外，后分频器107可被简化为仅具有1、2、4、8、16(即，2的幂)的分频比，而不需要在后分频器107之后进行占空比校正，这替代需要奇数来获取频率覆盖，其将需要将覆盖广范围的频率输出的占空比校正。对于本发明，将在1.5分频后需要占空比校正电路，但仅在需要使用具有1的后分频器的1.5分频的情况下才需要该占空比校正电路。所有其他情况将均不需要占空比校正。将在下文详细地描绘占空比校正电路。

基于表2，可将用于设置“Range_sel”的方法描绘如下：首先，使用具有一频率的工作信号，该频率是PLL电路的输出；随后确定工作信号的频率是否在由VCO的预先确定的频率范围除以任何一个整数所确定的范围内。如果工作信号的频率是在由VCO的预先确定的频率范围除以任何一个整数所确定的范围内，则将“Range_sel”设置等于0，由此复用器选择第二输出信号；如果工作信号的频率不在由VCO的预先确定的频率范围除以任何一个整数所确定的范围内，则将“Range_sel”设置等于1，由此复用器选择第三输出信号。

图3是示出了根据本发明的第二实施例的PLL电路300的构成的框图。PFD 102、电荷泵与环路滤波器103、VCO 105、分频器106、后分频器 107、1.5分频框109以及复用器108与图2中所示出的对应的成分相同。图2与图3之间的差异为反馈信号。在图2中，输入至分频器106的反馈信号是复用器108的输出信号；在图3中，输入至分频器106的反馈信号是VCO108的输出。相似地，如果VCO覆盖了13.33GHz-20GHz的范围，则利用后分频器 107以及“range_sel”比特，输出信号30的频率将在没有频率间隙的情况下连续地变化。

1.5分频的实现可以多种方式完成。参考图4，一个特定的实现涉及两个3分频上升沿触发框410以及418，并且“或”门420以及其后的可选的占空比校正430。两个差分时钟被分别输入至框410以及418，框410以及 418的输出被提供为向“或”门420的分开的输出，“或”门420的输出被提供至占空比校正430的输入。

参考图5，示出了3分频框的框电路图410。3分频框410包括两个D型触发器411以及413，触发器411以及413的D输入为D1以及D2，触发器411以及413的Q输出为Q1以及Q2。Q1以及Q2被提供为“或非”门412的分开的输入，“或非”门412的输出被提供至触发器411的D输入，Q2与D1 连接。时钟输入CK1被连接至触发器411以及413的时钟。

参考图6，可解释3分频框的操作。于T1时刻开始，Q1和Q2的输出为低，Q1＝Q2＝0，由此D1＝0，D2＝1，D型触发器411以及413触发器将存储它们的输出。一旦时钟输入CK1变低，触发器的“设置”以及“重设”输出均保持在逻辑电平“1”上，这样它们就不会改变状态，并且在时钟转换发生之前存储其输出上出现的任何数据。因此，Q1以及Q2的输出将保持，直至时钟输入CK1变高。在T2时刻，时钟输入CK1变高，D的值将被指派至输出Q，在此情况下，Q1＝0，Q2＝1，因为Q2连接D1并且D2是

的输出，因此D1＝1并且D2＝0。在T3时刻，脉冲信号CK1的前沿被应用至两个触发器411以及413的时钟输入，D1以及D2的当前值将被指派至Q1以及Q2，在此情况下，Q1＝1，Q2＝0，并且D1＝0，D2＝1。相似地，在T4时刻，Q1＝0， Q2＝0；在T5时刻，Q1＝0，Q2＝1；在T6时刻，Q1＝1，Q2＝0。如可从图6中看到的，D型触发器是上升沿触发的。并且Q1以及Q2的周期是时钟输入 CK1的周期的三倍。3分频框410的输出CK2是Q2，因此输出CK2的频率是输入CK1的频率的1/3。

参考图7，可解释图4中的1.5分频框的操作。CK1以及CK1b是互补信号并且具有相同的频率。如上文所提到的，CK2是框410的输出并且其频率为输入CK1的频率的1/3，CK3是框418的输出并且其频率为输入CK1b 的频率的1/3。信号Ck2以及CK3具有相同的频率，Ck1与Ck1b之间的半周期差导致Ck2与Ck3之间的半周期差。信号Ck4是Ck2+Ck3的输出并且具有Ck2以及Ck3的两倍频率。上述电路并不生成具有50％占空比的输出Ck4。

在全数据速率通信系统中非常建议使用50％占空比时钟。占空比校正(DCC)430是得到50％占空比时钟的关键电路。占空比校正可采用校正环路以减少从期望的50％占空比的偏离。用于实现占空比校正环路的传统技术包括使用电阻电容(RC)电路来取时钟信号的高值和低值的平均值，以用于与电源电压的一半相比较。通过采用反馈电路以将差异驱动为零，可实现 50％占空比。虽然有效，但是这些方式通常涉及使用大电容以及大电阻值来平均高信号和低信号。因此，RC电路可具有相对较慢的响应时间。进一步地，可能需要可能难以可靠地实现的高增益放大器。相应地，可期望新的方式。

图8是示出了根据本发明的实施例的DCC 430的构成的框图。DCC 430由两部分组合而成：数控延迟器作为粗略校准部分431，以及模拟DCC 电路作为精确校准部分432。粗略校准部分431接收输入信号Ck4并且在信号的占空比中执行较大的调整以使得占空比变得更加接近期望的目标占空比，并且比精确校准部分432具有更大的误差范围。例如，粗略校准部分431可被用于校准受到较大失真或干扰的严重不平衡的输入信号。精确校准部分432接收来自粗略校准部分431的经校准的输出信号33。精确校准部分432以比粗略校准部分431更加精确的程度调整信号33的占空比以更加接近目标占空比。但是由于模拟DCC的环路增益有限，因此模拟占空误差衰减受到限制。在另一方面，模拟校正范围受到受限制的电压余量的限制。经校准的输出信号Ck5可被提供至电子设备中的组件。

粗略校准部分431包括数控延迟器422、用于占空比延长的“或”门440、用于检测精确校准部分432的误差的范围检测器445以及用于数字控制码生成的逻辑电路443。数控延迟器442可根据熟悉本技术领域的人所熟知的方法实现。数控延迟器442的一个实现是串联的逆变门链，其中多个逆变门在输入信号的路径中以提供对应的延迟。

图9示出了图8中的粗略校准部分431的操作。在此示例中，输入信号Ck4的占空比小于50％，例如，信号的高脉冲小于周期的时间的50％。延迟的信号32被示出为使用逆变器中所选择的一个被延迟了所选择的时间量的波形。经校准的输出信号33是输入信号Ck4与延迟的信号32的“或”操作的结果。因此，当输入信号Ck4和延迟的信号32中的任何一个处于高振幅水平时，输出信号33的波形的脉冲具有高振幅水平，从而增加占空比以将占空比调整为接近50％。

延迟的信号32相对于输入信号Ck4的延迟时间由逻辑电路443控制的数字延迟码34控制。数字延迟码34越大，延迟时间越多。

精确校准部分432包括增益电路450以及反馈电路452。增益电路 450以及反馈电路452可根据熟知本技术领域的人所熟知的方法实现。在一个实施例中，增益电路450包括校正放大器(未示出)并且反馈电路452包括操作放大器(未示出)，其使用电流镜像以生成校正电压Vf 37。Vf 37被反馈至增益电路450以形成控制环路。

本发明中的电压Vf 37被设计为在Vmin以及Vmax内。如果电压Vf 37在Vmin与Vmax之间的范围内，控制环路能够减少输入信号Ck4从期望的占空比的偏离。但是当电压Vf 37小于Vmin时，输入占空比大于50％并且模拟校准无法处理如此大的占空比误差。相似地，当电压Vf 37大于Vmax时，输入占空比小于50％并且模拟校准无法处理如此大的占空比误差。

图10是示出了用于使用如本文所描述的粗略校准部分431以及精确校准部分432校准信号的占空比的示例方法的流程图。当模拟DCC校准接近其操作边界时，延迟器被触发。该方法在步骤S01处开始，此处输入信号 Ck4被接收。在步骤S02中，逻辑电路443控制范围检测器405等待足够的时间以确保模拟路径稳定下来，该时间可被设置为约10μs。随后，在步骤S03 中，逻辑电路443驱动范围检测器445收集校正电压Vf 37的电压电平并且确定Vf 37是否大于Vmax。如果Vf 37大于Vmax，如上文所提到的，则输入占空比小于50％并且模拟校准无法处理如此大的占空比误差。逻辑电路443将向延迟码34加1，在此情况下，延迟的信号32相对于输入信号Ck4的延迟时间将增加，由此使得粗略校准部分431将增加占空比以接近50％。然后，逻辑电路443控制DDC 430返回步骤S02。在步骤S03中，如果Vf 37不大于Vmax，该过程将前进至步骤S04。

在步骤S04中，逻辑电路443确定Vf 37是否小于Vmin。如果Vf 37 小于Vmin，如上文所提到的，这意味着输入占空比大于50％并且模拟校准无法处理如此大的占空比误差。逻辑电路443将把延迟码34减1，在此情况下，延迟的信号32相对于输入信号Ck4的延迟时间将减少，由此使得粗略校准部分431将减少占空比以接近50％。然后，逻辑电路443控制DDC430返回步骤S02。通常，粗略校准环路的带宽远小于模拟环路。在若干次迭代后，校正电压Vf 37将会在期望的范围中，这意味着校准完成。

图11是示出了根据本发明的第二实施例的3分频框的构成的框图。3 分频上升沿触发框410、“或”门420以及占空比校正430与图4中示出的对应的成分所示出的相同。图10与图4之间的差异在于使用3分频下降沿触发框412替换了3分频上升沿触发框418，并且并不需要差分时钟，输入信号Ck1直接输入3分频下降沿触发框412，其也会导致Ck2与Ck3之间的半周期差异。Ck2以及Ck3的组合操作将产生信号Ck4，其频率为Ck1的频率除以 1.5。信号Ck4由DCC 430处理，由此使得输出信号Ck5的占空比是50％。

本发明也可被应用至其他情况以帮助PLL的性能。例如，可能存在一种情况，其中VCO被设计以覆盖感兴趣的频率范围(即，4GHz-8GHz)。为了实现这一点，需要各种添加组件(诸如，电容器组)的技术并且被打开/关闭以允许在过程、温度以及电源变化期间覆盖此频率范围。此外，随后选择变容器的大小来覆盖这些变化以在操作期间始终保持PLL锁定。但是，一旦设计已经完成，则就抖动性能而言，结果可能是次优的。

替代方法可以是使用上述的理念并且转而设计覆盖5.33GHz- 8GHz的VCO并且然后放置1.5分频框。该系统在8GHz下的抖动性能可因此被优化，因为VCO中获取频率覆盖的寄生组件较少。该架构将如预期地再次提供4GHz-8GHz的总体频率覆盖率，并且其可以通过表3实现。

表3

range_sel(即，利用1.5分频)	VCO频率范围
		0	5.33GHz–8GHz
1	4GHz–5.33GHz

鉴于本公开内容，可在不进行过度实验的情况下作出和执行本申请中公开和要求保护的所有成分和方法。虽然已经按照优选实施例来描述了本公开的成分和方法，但对于本领域普通技术人员可显而易见的是，可对本申请中描述的成分和方法以及方法的步骤或步骤顺序应用多种变型，而不背离本公开的概念、精神和范围。对本领域技术人员来说显而易见的所有此类类似替代和修改被视为在所附权利要求所定义的公开的精神、范围和概念内。

Claims

1.一种锁相环(PLL)电路，包括：

压控振荡器(VCO)，所述压控振荡器生成第二输出信号，所述第二输出信号的频率在与控制电压对应的预先确定的频率范围内变化；

分频器，所述分频器用于接收反馈信号，所述反馈信号的频率与所述第二输出信号的频率成比例，并且所述分频器用于对所述反馈信号进行分频并且输出经分频的反馈信号；

相位频率检测器(PFD)，所述相位频率检测器用于输出第一输出信号，所述第一输出信号对应于参考信号与所述经分频的反馈信号之间的相位差；

电荷泵与环路滤波电路，用于接收所述第一输出信号并且将所述控制电压提供至所述VCO，以减少所述参考信号与所述经分频的反馈信号之间的所述相位差；

1.5分频框，所述1.5分频框用于接收所述第二输出信号，并且输出第三输出信号，所述第三输出信号的频率是所述第二输出信号的所述频率除以1.5；

复用器，所述复用器用于选择所述第二输出信号以及所述第三输出信号中的一个；并且输出第四输出信号；

后分频器，所述后分频器用于接收所述第四输出信号并且由整数N对所述第四输出信号的频率进行分频。

2.根据权利要求1所述的PLL电路，其特征在于，所述反馈信号是由所述VCO生成的所述第二输出信号。

3.根据权利要求1所述的PLL电路，其特征在于，所述反馈信号是由所述复用器生成的所述第四输出信号。

4.根据权利要求1所述的PLL电路，其特征在于，所述整数N是2的幂。

5.根据权利要求1所述的PLL电路，其特征在于，所述VCO是LC谐振腔振荡器。

6.根据权利要求1所述的PLL电路，其特征在于，所述VCO是环形振荡器。

7.根据权利要求1所述的PLL电路，其特征在于，所述1.5分频框包括两个3分频上升沿触发框以及“或”门。

8.根据权利要求1所述的PLL电路，其特征在于，所述1.5分频框包括3分频上升沿触发框、3分频下降沿触发框以及“或”门。

9.根据权利要求7所述的PLL电路，其特征在于，所述3分频上升沿触发框包括两个D型触发器以及“或非”门。

10.根据权利要求7所述的PLL电路，其特征在于，所述1.5分频框进一步包括占空比校正(DCC)电路。

11.根据权利要求10所述的PLL电路，其特征在于，所述DCC电路包括粗略校准部分以及精确校准部分；所述精确校准部分与所述粗略校准部分相比更精确地将信号的占空比调整为更接近目标占空比。

12.根据权利要求11所述的PLL电路，其特征在于，所述占空比为50％。

13.根据权利要求11所述的PLL电路，其特征在于，所述粗略校准部分包括数控延迟器、用于占空比延伸的“或”门、用于检测所述精确校准部分的误差的范围检测器以及用于数字控制所述数控延迟器的逻辑电路。

14.根据权利要求11所述的PLL电路，其特征在于，所述精确校准部分包括增益电路以及反馈电路。

15.一种用于设置PLL电路以获取宽频率覆盖的方法，所述方法包括

确定工作频率；

获取PLL电路，所述PLL电路包括

压控振荡器(VCO)，所述压控振荡器生成具有一频率的第二输出信号，所述频率在与控制电压对应的预先确定的频率范围内变化；

复用器，所述复用器用于选择所述第二输出信号以及所述第三输出信号中的一个；输出第四输出信号；

后分频器，所述后分频器用于接收所述第四输出信号并且由整数N对所述第四输出信号的频率进行分频；

确定工作信号，所述工作信号的频率是所述PLL电路的输出；

如果所述工作信号的所述频率在所述VCO的所述预先确定的频率范围除以任一个整数所确定的范围中，则发送信号至所述复用器以选择所述第二输出信号；

如果所述工作信号的所述频率不在所述VCO的所述预先确定的频率范围除以任一个整数所确定的范围中，则发送信号至所述复用器以选择所述第三输出信号。

16.根据权利要求15所述的方法，其特征在于，所述VCO的所述预先确定的频率范围是13.33GHz–20GHz。

17.根据权利要求15所述的方法，其特征在于，所述VCO的所述预先确定的频率范围是5.33GHz–8GHz。