TWI430068B - 具低溫度係數之積體電路及其校正方法 - Google Patents

Description

具低溫度係數之積體電路及其校正方法

本發明係有關於積體電路，尤指一種具低溫度係數之積體電路及其校正方法。

在設計各種積體電路時，常需要其具有低溫度係數(low temperature coefficient)的特性，以降低環境溫度對電路的影響，提升積體電路的穩定性及可靠性。溫度係數一般以ppm(百萬分之一)為單位，用來表示電路參數(如電壓、電流、頻率等等)隨溫度改變而產生的變化量。此變化量越大，即代表溫度係數越高，反之亦然。尤其，對於積體電路(IC)所組成的系統而言，例如現今已普遍發展使用的系統晶片(System on Chip;SoC)，溫度的影響更是顯著。然而，降低積體電路中各電路的溫度係數，會使該些電路的複雜度增加，造成電路的面積和功耗增加，使得成本大幅提高。

有鑑於此，本發明的目的之一，在於提供一種具低溫度係數之積體電路及其校正方法，可降低環境溫度對電路的影響。

本發明的目的之一，在於提出一種具低溫度係數之積體電路及其校正方法，在改善溫度係數的同時維持電路的小面積及低功耗。

在本發明之一實施例中，揭露了一種積體電路，包含：第一電路，具有第一溫度係數，產生第一輸出；第二電路，具有第二溫度係數，產生第二輸出；以及校正控制電路，偵測該第一輸出與該第二輸出，依據一預定義關係比較該第一輸出與該第二輸出以產生一調整訊號；其中，該第一溫度係數低於該第二溫度係數，該調整訊號係用以調整該第二電路，使該第二電路具有該第一溫度係數的特性。

在本發明之另一實施例中，揭露了一種積體電路的校正方法，包含下列步驟：提供具有第一溫度係數之第一電路，該第一電路產生第一輸出；提供具有第二溫度係數之第二電路，該第二電路產生第二輸出；以及依據該第一輸出與該第二輸出間之一預定義關係，調整該第二電路，使該第二電路具有該第一溫度係數的特性；其中，該第一溫度係數低於該第二溫度係數。

本發明提出一種積體電路及其校正方法，將該積體電路中一電路設計為具有低溫度係數，再根據該低溫度係數電路的輸出，對該積體電路之其他部分的電路做一校正，使得該些非以低溫度係數設計之其他部份電路都能在不增加設計及製造成本的情況下，獲得低溫度係數的特性。應注意，該低溫度係數電路可以是外加的電路，亦可以是該積體電路本來即包含的電路；在後者的情形中，是將原本積體電路中的某一部份電路予以特別設計，使其具有低溫度係數特性，再依此去校正其他部分的電路。藉由前述方法，就不需將積體電路的每一部分都各別設計為具有低溫度係數特性，即可使整個積體電路具有低溫度係數，因而大幅減少設計與製造的成本。

第1圖係根據本發明之具低溫度係數的積體電路一實施例的方塊圖，其中，積體電路10包含第一電路11、第二電路12及校正控制電路13。積體電路10可為一系統晶片(SoC)，因此第一電路11、第二電路12及校正控制電路13皆設置於同一晶片基板上。第一電路11經設計而具有一低溫度係數，並產生一第一輸出。第二電路12未經特殊設計，因此具有比第一電路11高的溫度係數，並產生一第二輸出。該第一輸出與第二輸出可能為電壓、電流或其他電性訊號，且兩輸出間具有一預定義關係，例如比例關係。校正控制電路13偵測第一輸出與第二輸出，依據該預定義關係比較第一輸出與第二輸出，以產生一調整訊號。由於第一電路11具有低溫度係數，其所產生之第一輸出較不受溫度變化影響，因此，校正控制電路13根據該預定義關係比較第一輸出與第二輸出時，可得知第二輸出受到溫度影響所產生的誤差，再產生對應的調整訊號，用以調整第二電路12，使第二電路12可以校正此誤差，而獲得如第一電路11的低溫度係數特性。應注意，雖然第1圖僅顯示一個第二電路12，但在其他實施例中，積體電路10可包含多個第二電路，該些第二電路亦分別利用第一電路11的輸出進行校正，如此一來，即可在不增加電路面積及功耗的情況下，使得整個積體電路10具有低溫度係數的特性。

接著，以具有至少兩個時脈電路的系統晶片為例，進一步說明積體電路10如何達成低溫度係數的特性，然而此僅為實施例，非為本發明之限制。若有其他積體電路是應用低溫度係數的電路來校正高溫度係數的電路，使其也具有低溫度係數的特性，則亦屬本發明的範圍。第2圖係包含兩個時脈電路之積體電路10一實施例的細部電路圖，其中，第一電路11包含一鋸齒(saw tooth)時脈產生器111及參考電壓電路112，第二電路12為一數位控制振盪器(digital control oscillator；DCO)，而校正控制電路13包含比較電路131及調整電路132。在本實施例中，積體電路10的主要目標在於提供高速且不易受溫度影響的時脈訊號，其係利用低速、精準且不易受溫度影響的時脈電路(即鋸齒時脈產生器111)，來校正高速但易受溫度影響的時脈電路(即數位控制振盪器12)，使其亦能具有低溫度係數特性。

如第2圖所示，第一電路11以低溫度係數設計，參考電壓電路112利用帶隙電路(bandgap circuit)1121產生不易受溫度影響且精準的電壓V_BG ，其經過負回授的運算放大器1122及電晶體M1~M3所形成之電流鏡後，在鋸齒時脈產生器111中產生精準且不易受溫度影響的參考電流I_REF 及參考電壓V_REF 。在初始時，開關1111與1112分別處於短路及斷路，參考電流I_REF 對電容C1充電而產生電壓V_SAW (電容C1係選用溫度係數低者)，當電壓V_SAW 大於參考電壓V_REF 時，開關1111與1112將分別被斷路及短路，以將電容C1放電，藉此重設V_SAW ，如此反覆循環而使電壓V_SAW 形成一鋸齒時脈，如第3圖所示。由於電壓V_SAW 所形成的鋸齒時脈是藉由不易受溫度影響的I_REF 流經低溫度係數的電容C1而產生，且其時脈頻率低，比較器及開關1111與1112切換造成的不理想切換時間可被忽略，因此，在總和所有特性的狀況下，鋸齒時脈產生器111輸出之電壓V_SAW 係低速且具有低溫度係數特性的鋸齒時脈。

數位控制振盪器12由複數個反關(NOT gate)串接組成，電壓V_Ring 經由快速地反覆切換形成高速的時脈訊號(可達數百MHz)。第3圖係電壓V_SAW 與電壓V_Ring 的波形示意圖。雖然數位控制振盪器12具有省電且可以操作在較高頻率的特性，但容易受溫度影響。若想直接設計不易受溫度影響的數位控制振盪器，則會大幅提高電路複雜度，連帶使電路的面積與功耗大增。因此，本實施例利用低速且不易受溫度影響的鋸齒時脈產生器111，來校正高速但溫度係數高的數位控制震盪器12，以使積體電路10得以產生高頻且具有低溫度係數特性的時脈輸出，同時維持電路本身的小面積與低功耗。

校正控制電路13依據第一輸出與第二輸出間之預定義關係比較這兩個輸出，以產生調整訊號供調整第二電路12。在本實施例中，該第一輸出為鋸齒時脈產生器111產生的電壓V_SAW ，亦即鋸齒時脈訊號，而該第二輸出為數位控制振盪器12產生的電壓V_Ring ，即數位時脈訊號。校正控制電路13包括比較電路131，分別耦接至鋸齒時脈產生器111與數位控制振盪器12，比較鋸齒時脈訊號V_SAW 與數位時脈訊號V_Ring 以輸出一比較結果至調整電路132。調整電路132再依據該比較結果，產生一調整訊號，用以調整數位控制振盪器12的頻率。在一實施例中，比較電路131包含一計數器(counter)，計數鋸齒時脈訊號與數位時脈訊號在一定時間內之時脈數，以進行比較。例如在鋸齒時脈為1MHz而數位時脈為125MHz，亦即鋸齒時脈與數位時脈間的預定義關係為1:125的比例關係下，若鋸齒時脈數了100次，則在正常情形下，數位時脈應相對應地數12500次；若鋸齒時脈數了100次而數位時脈數了超過12500次時，需要將數位時脈頻率調，慢，反之，若鋸齒時脈數了100次而數位時脈數了不到12500次，則需將數位時脈頻率調快。比較電路131將前述比較結果提供給調整電路132，調整電路132會依據數位時脈頻率所需加快或減慢的幅度，產生對應的調整訊號。此調整訊號可以是包含多個位元的數位碼，用以表示不同的加快或減慢幅度，數位控制振盪器12在收到該調整訊號後，即依據內含的數位碼，對應地調整所輸出之數位時脈的頻率。

第2圖之實施例亦可擴充到包含多個其他時脈產生器的情形，此時，將該些時脈產生器的輸出分別藉由其他預定義關係與鋸齒時脈產生器111所產生之鋸齒時脈比較而產生不同的調整訊號以進行校正，即可同時提供多個不易受溫度影響的時脈訊號，又不會使電路面積及功耗大幅增加。

第4圖係根據本發明之積體電路的校正方法一實施例的流程圖。此積體電路可為系統晶片(SoC)。在步驟S41中，提供具有一低溫度係數之第一電路，該第一電路產生第一輸出；在步驟S42中，提供具有一高溫度係數之第二電路，該第二電路產生第二輸出；接著，在步驟S43中，依據該第一輸出與該第二輸出間之預定義關係，調整該第二電路，使該第二電路具有該低溫度係數的特性。

在一實施例中，第一輸出為一鋸齒時脈訊號，而第二輸出為一數位時脈訊號，因此，步驟S43更包含：依據該預定義關係，比較該鋸齒時脈訊號與該數位時脈訊號，以產生一調整訊號；以及依據該調整訊號，調整第二電路之頻率。在前述比較步驟中，可藉由計數鋸齒時脈訊號與數位時脈訊號在一定時間內之時脈數，來產生該調整訊號。

本發明提出之積體電路及其校正方法，可使得該積體電路中大部份的電路都能在不增加設計及製造成本的情況下，獲得低溫度係數的特性，所以能在降低溫度係數的需求與成本考量間達到平術。

以上所述係利用較佳實施例詳細說明本發明，而非限制本發明之範圍。大凡熟知此類技藝人士皆能明瞭，適當而作些微的改變及調整，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍。

10．．．積體電路

11．．．第一電路

111．．．鋸齒時脈產生器

1111、1112．．．開關

112．．．參考電壓電路

1121．．．帶隙電路

1122．．．運算放大器

131．．．比較電路

132．．．調整電路

12．．．第二電路

13．．．校正控制電路

第1圖係根據本發明之具低溫度係數的積體電路一實施例的方塊圖。

第2圖係第1圖之積體電路一實施例的細部電路圖。

第3圖係第2圖之積體電路所產生之鋸齒時脈訊號與數位時脈訊號的波形示意圖。

第4圖係根據本發明之積體電路的校正方法一實施例的流程圖。

10．．．積體電路

11．．．第一電路

111．．．鋸齒時脈產生器

1111、1112．．．開關

112．．．參考電壓電路

1121．．．帶隙電路

1122．．．運算放大器

131．．．比較電路

132．．．調整電路

12．．．第二電路

13．．．校正控制電路

Claims (11)

1. 一種積體電路的校正方法，包含下列步驟：提供一具有一第一溫度係數之第一電路，該第一電路產生一第一輸出，該第一輸出係一鋸齒時脈訊號，乃是藉由不易受溫度影響的參考電流(I_REF )流經一低溫度係數的電容而產生；提供一具有一第二溫度係數之第二電路，該第二電路產生一第二輸出；以及依據該第一輸出與該第二輸出間之一預定義關係，調整該第二電路，使該第二電路具有該第一溫度係數的特性；其中，該第一溫度係數低於該第二溫度係數。
2. 如申請專利範圍第1項所述之校正方法，其中該第一電路與該第二電路係設置於同一晶片基板上。
3. 如申請專利範圍第1項所述之校正方法，其中該第二輸出係一數位時脈訊號。
4. 如申請專利範圍第3項所述之校正方法，其中該調整該第二電路的步驟包含：依據該預定義關係，比較該鋸齒時脈訊號與該數位時脈訊號以產生一調整訊號；以及依據該調整訊號，調整該第二電路的頻率。
5. 如申請專利範圍第4項所述之校正方法，其中該比較該鋸齒時脈訊號與該數位時脈訊號以產生一調整訊 號的步驟係包括計數在一定時間內，該鋸齒時脈訊號與該數位時脈訊號的時脈數，以產生該調整訊號。
6. 一種積體電路，包含：一第一電路，具有一第一溫度係數，產生一第一輸出，其中該第一電路係為一鋸齒時脈產生器，而該第一輸出係一鋸齒時脈訊號，乃是藉由不易受溫度影響的參考電流(I_REF )流經一低溫度係數的電容而產生；一第二電路，具有一第二溫度係數，產生一第二輸出；以及一校正控制電路，耦接該第一電路及該第二電路，依據一預定義關係比較該第一輸出與該第二輸出以產生一調整訊號；其中，該第一溫度係數低於該第二溫度係數，該調整訊號使該第二電路具有該第一溫度係數的特性。
7. 如申請專利範圍第6項所述之積體電路，其中該第一電路與該第二電路係設置於同一晶片基板上。
8. 如申請專利範圍第7項所述之積體電路，其中該校正控制電路設置於該同一晶片基板上。
9. 如申請專利範圍第6項所述之積體電路，其中該第二電路為一數位控制振盪器，該第二輸出為一數位時脈訊號。
10. 如申請專利範圍第9項所述之積體電路，其中該校正控制電路包含：一比較電路，用以依據該預定義關係，比較該鋸齒時脈訊號與該數位時脈訊號以產生一比較結果；以及一調整電路，耦接至該比較電路，用以依據該比較結果，產生該調整訊號，該調整訊號係由多個位元組成之數位碼，用以調整該數位控制振盪器之頻率。
11. 如申請專利範圍第10項所述之積體電路，其中該比較電路包括一計數器。