KR100498107B1 - 위상제어회로의 지터 특성 개선 회로 - Google Patents

위상제어회로의 지터 특성 개선 회로 Download PDF

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Abstract

본 발명은 위상제어회로에 관한 것으로, 특히, 입력되는 두 신호의 위상차이가 미세한 경우 무시하여 지터성 잡음으로 처리되지 않도록 하는 지터특성 개선회로에 관한 것이며, 외부로부터 입력되는 기준신호와 자체적으로 발생되고 부궤환되어 입력되는 궤환신호의 주파수와 위상차이를 검출하여 해당 제어신호를 출력하는 검출기와; 상기 검출기로부터 입력되는 제어신호가 설정된 소정 임계전압 이하인 경우 출력되지 않도록 하는 제한부와; 상기 제한부로부터 입력되는 제어신호에 의하여 소정 크기의 전류를 공급하거나 또는 방전하는 전하펌프와; 상기 전하펌프에 의하여 소정 크기의 전류를 공급받거나 또는 방전하는 동시에 소정의 고주파 성분이 제거된 저주파의 전압제어신호를 출력하는 루프필터와; 상기 루프필터로부터 인가되는 전압제어신호에 의하여 소정 주파수의 신호를 생성하여 출력신호로 출력하는 발진기와; 상기 발진기의 출력신호를 입력받아 소정의 체배 또는 분배하여 상기 검출기에 인가하는 분배기를 특징으로 하므로써, 제어전압의 흔들림을 억제하고, 출력되는 주파수 신호로부터 지터성 흔들림을 차단하므로, 신호처리의 정확도와 신뢰도가 제고되며, 지터성 흔들림을 차단하는 임계전압을 임의 조정할 수 있는 공업적 이용효과가 있다.

Description

위상제어회로의 지터 특성 개선 회로{A CIRCUIT OF IMPROVING JITTER SPECIFICATION FOR PLL}
본 발명은 외부와 내부의 주파수 신호를 입력받고 각 신호의 위상차이를 추적하여 일치하도록 하는 위상제어회로 또는 피엘엘(PLL: PHASE LOCKED LOOP)에 관한 것으로, 특히, 입력되는 두 신호의 위상차이(PHASE DIFFERENCE)가 미세한 경우 무시하여 지터(JITTER)성 잡음으로 처리되지 않도록 하는 지터특성 개선회로에 관한 것이다.
위상제어회로(PLL)는 기준이 되는 주파수 신호를 외부로부터 입력받고, 자체적으로 생성되어 출력되는 주파수 신호를 부궤환(NEGATIVE FEEDBACK) 루프를 통하여 입력받으며, 상기 2개의 각각 입력되는 주파수 신호가 동일 주파수(FREQUENCY) 이면서 동일 위상(PHASE) 또는 위상차이(PHASE DIFFERENCE)가 최소가 되는 신호를 출력하도록 제어하는 것이다.
상기와 같은 위상제어회로(PLL)는 클럭(CLOCK) 신호 생성(GENERATION) 및 복구(RECOVERY), 주파수의 변조, 복조, 합성 및 체배 등과 같이 통신시스템이나 디지털 장비에서 많이 사용되는 회로이다.
상기와 같은 위상제어회로(PLL)는 입력되는 두 신호의 위상차이를 줄이는 과정에서 미세한 위상차이를 검출하지 못하게 되며, 상기와 같이 위상차이가 검출되지 못하는 영역을 데드죤(DEAD ZONE)라고 하고, 이러한 데드죤이 작을수록 정밀도(ACCURACY)가 좋다고 하며, 검출되는 위상차이 값은 차지펌프(CHARGE PUMP)에 인가되어 해당되는 시간동안 전류를 흘려(CHARGING UP)보내거나 또는 방전(CHARGING DOWN)시키게 된다.
이하, 종래 기술에 의한 위상제어회로(PLL)의 지터 특성을 첨부된 도면을 참조하여 설명한다.
종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술에 의한 위상제어회로의 기능 구성도 이고, 도2 는 종래 기술의 일 예에 의하여 발생하는 지터 클럭도 이며, 도3 은 종래 기술의 일 예에 의하여 데드죤에서의 검출기에 각각 입력되는 신호파형과 출력되는 한계값 신호파형을 시뮬레이션한 결과 사진그림이다.
상기 첨부된 도1을 참조하면, 종래 기술에 의한 위상제어회로(PLL)는, 2개의 경로(PATH)로 각각 입력되는 것으로써, 기준신호대비 궤환신호의 주파수 및 위상의 차이를 검출하여 해당 검출신호를 출력하는 검출기(PFD: PHASE FREQUENCY DETECTOR)(10)와,
상기 검출기(PFD)(10)로부터 출력되는 신호를 인가받고, 전류를 다음 단에 흘려보내거나 또는 다음 단의 전류를 방전시키는 전하펌프(CP: CHARGE PUMP)(20)와,
상기 전하펌프(CP)(20)로부터 인가되는 전하(CHARGE), 즉 전류를 캐패시터에 저장(CHARGING UP)하거나 또는 캐패시터에 저장된 전하, 즉, 전류를 방전(CHARGING DOWN) 하는 동시에 캐패시터에 저장된 전류의 양에 해당하는 전압을 출력하는 동시에 해당 고주파 잡음을 차단하고 저주파 성분만을 출력하는 루프필터(LP: LOOP FILTER)(30)와,
상기 루프필터(LP)(30)로부터 인가되는 전압신호에 비례하는 주파수 신호를 생성하여 출력하는 것으로써, 전압에 의하여 제어되는 주파수 신호를 발생하여 출력신호로써 출력하는 발진기(VCO: VOLTAGE CONTROLLED OSCILLATOR)(40)와,
상기 발진기(40)로부터 출력신호로 출력되는 주파수 신호를 인가받아 체배(MULTIPLY)하거나 또는 분배(DIVIDING)하여 상기 검출기(10)에 궤환신호로써 공급하는 분배기(DIVIDER)(50)로 구성된다.
이하, 상기와 같은 구성의 종래 기술에 의한 위상제어회로(PLL)를 첨부된 도1 내지 도3을 참조하여 상세히 설명한다.
상기 도1을 참조하면, 검출기(PFD)(10)는 외부로부터 기준이 되는 클럭 또는 주파수 신호를 인가받고, 부궤환(NEGATIVE FEEDBACK)에 의하여 자체적으로 발생되고 출력되는 것으로써, 상기와 동일한 클럭 또는 주파수 신호를 궤환신호로써 입력받는다.
상기 검출기(10)는 기준신호를 기준으로 하여 궤환신호의 주파수(FREQUENCY) 및 위상(PHASE)이 동일한지 또는 빠른지 또는 늦은지를 비교 판단하여 검출하고, 상기 검출된 결과에 해당하는 신호 또는 제어신호를 전하펌프(CP)(20)에 출력한다.
상기 검출기(PFD)(10)로부터 출력되고 전하펌프(CP)(20)에 인가되는 제어신호는 일정한 한계값 이상이 되어야, 상기 전하펌프(20)가 정상적으로 동작하며, 상기의 한계값은 전하펌프(20)의 소자 고유 특성(CHARACTERISTIC) 에 의하여 결정되는 것으로써 임의 조정할 수 없다.
상기 전하펌프(CP)(20)는 상기 검출기로부터 인가되는 제어신호를 분석하여, 일 예로, 상기 검출기(10)에 인가되는 궤환신호의 주파수 또는 위상이 기준신호 보다 늦은 경우, 분석처리된 해당 시간동안 전하 또는 전류를 다음 단에 출력하여 공급(CHARGING UP)하고, 궤환신호의 주파수 또는 위상이 기준신호 보다 빠른 경우는 분석처리된 해당 시간동안 다음 단의 전하 또는 전류를 방전(CHARGING DOWN)시킨다.
상기 루프필터(LF)(30)는 상기 전하펌프(CP)(20)에 의하여 해당 캐패시터에 전류를 충전 또는 방전시키는 동시에 고주파 성분의 잡음을 제거하고, 상기 캐패시터에 저장된 전류를 전압으로 변환하여 발진기(VCO)(40)에 출력한다.
상기 발진기(40)는 인가되는 전압에 대응되는 주파수 신호 또는 클럭신호를 출력신호로써 출력하며, 상기와 같이 출력되는 신호는 일부가 분배기(50)에 부궤환(NEGATIVE FEEDBACK)되어 인가되어, 필요한 만큼 체배(MULTIPLY) 또는 분배(DEVIDE)되어 출력되고, 상기 분배기로부터 출력된 신호는 궤환신호로써 상기 검출기(10)에 다시 인가된다.
상기와 같은 구성의 종래 기술에 의한 위상제어회로(PLL)는 상기와 같은 과정을 반복하므로써, 기준신호와 동일 또는 유사한 주파수 및 위상의 신호를 상기 발진기(40)에서 출력되도록 하며, 상기 발진기(40)로부터 출력되는 신호를 이용한다.
상기 검출기(PFD)(10)는, 성능상의 정밀도(ACCURACY)에 의하여, 입력되는 기준신호와 궤환신호의 위상차이가 미세한 경우, 위상차이를 검출하지 못하는, 한계 영역인 데드죤(DEAD ZONE)이 발생하며, 상기와 같은 데드죤(DEAD-ZONE)에서는 상기 검출기(PFD)(10)가 전하펌프(20)를 정확하게 제어하는 한계값의 제어신호를 출력하지 못하고, 따라서, 발진기(40)로부터 출력되는 클럭 또는 주파수 파형의 위상이 일정하지 못하게 되며, 상기와 같은 현상을 지터(JITTER)라고 하고, 상기 첨부된 도2에 지터에 의하여 발생하는 클럭을 상세히 도시하였다.
상기 첨부된 도3은, 종래 기술의 일 예에 의한 검출기(10)의 기능상 정밀도(ACCURACY)에 의하여 발생하는 것으로써, 입력신호의 위상차이를 검출하지 못하는 데드죤과, 상기 데드죤에서 출력되는 해당 제어신호의 전압상태를, 일 예로, 스타 스피스(STAR SPICE)라는 툴(TOOL)을 이용하고, 워크스테이션(WORKSTATION)급 컴퓨터를 이용하여 시뮬레이션(SIMULATION)한 결과의 사진촬영 그림이다.
상기 첨부된 도3을 좀더 설명하면, 일 예로, 상기 도1 에 도시된 상기 검출기(PFD)(10)의 위상차이 검출 정밀도(ACCURACY)가 0.05 나노세크(㎱)일 경우, 기능상 또는 특성상 변경할 수 없는 0.05 나노세크(㎱)의 시간상 위상차이를 검출할 수 없는 데드죤(DEAD ZONE) 영역이 존재하며, 상기 전하펌프(20)는 1.8 V 의 전원전압에 의하여 동작하는 경우를 실험한 것이다.
상기 첨부된 도3은, 검출기(PFD)(10)에 입력되는 기준신호의 위상(PHASE)이, 일 예로, 10.1 나노세크(㎱)지점에서 검출되고, 궤환신호의 위상(PHASE)이 10.15 나노세크(㎱) 지점에서 검출되는 경우를 위의 그림에서 도시하고, 상기 검출기(PFD)(10)의 특성상 데드죤(DEAD ZONE)에 해당하는 0.05 나노세크(㎱) 범위에 해당하므로, 상기 검출기(PFD)(10)는 정상적인 위상차이를 검출하지 못하는 동시에 정상적인 제어신호의 한계값 1.8 V를 출력하지 못하고, 1 V의 제어신호를 출력하고 있음을 도시한다.
상기 도3의 아래 그림은, 상기 검출기(PFD)(10)의 데드죤에서 출력되는 제어신호가, 약 1 V 인 것이 확인되며, 상기와 같은 1 V 의 제어전압신호가 전하펌프(20)에 인가되는 경우, 지터(JITTER)가 되어 첨부된 도2와 같이 지터클럭을 발생하게 된다.
따라서, 종래 기술에 의한 위상제어회로(PLL)는 검출기(10)의 특성에 의한 데드죤 문제를 해결하지 못하는 문제가 있다.
또한, 상기 검출기(10)의 정밀도 특성에 의하여 사용하는 주파수가 높을수록 데드죤에 의한 지터의 영향을 크게 받는 문제가 있다.
본 발명은 위상제어회로(PLL) 검출기의 정밀도 특성상 데드죤에서 발생하는 한계값 이하를 제거하여 지터가 발생하지 않도록 하는 지터특성 개선회로를 제공하는 것이 그 목적이다.
상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 외부로부터 입력되는 기준신호와 자체적으로 발생되고 부궤환되어 입력되는 궤환신호의 주파수와 위상차이를 검출하여 해당 제어신호를 출력하는 검출기와; 상기 검출기로부터 입력되는 제어신호가 설정된 소정 임계전압 이하인 경우 출력되지 않도록 하는 제한부와; 상기 제한부로부터 입력되는 제어신호에 의하여 소정 크기의 전류를 공급하거나 또는 방전하는 전하펌프와; 상기 전하펌프에 의하여 소정 크기의 전류를 공급받거나 또는 방전하는 동시에 소정의 고주파 성분이 제거된 저주파의 전압제어신호를 출력하는 루프필터와; 상기 루프필터로부터 인가되는 전압제어신호에 의하여 소정 주파수의 신호를 생성하여 출력신호로 출력하는 발진기와; 상기 발진기의 출력신호를 입력받아 소정의 체배 또는 분배하여 상기 검출기에 인가하는 분배기로 구성되는 것을 특징으로 한다.
이하, 본 발명에 의한 위상제어회로의 지터 특성 개선회로를 첨부된 도면을 참조하여 설명한다.
본 발명을 설명하기 위하여 첨부된 것으로, 도4는 본 발명의 일 예에 의한 위상제어회로의 지터 특성 개선회로 기능 구성도 이며, 도5 는 본 발명에 의한 제한부의 상세 기능구성도 이고, 도6 은 본 발명에 의한 제한부의 상세 회로 구성도 이며, 도7 은 실험에 의하여 본 발명 위상제어회로 제한부가 임계값을 설정하지 않는 경우의 각 기능부로부터 출력되는 신호의 시뮬레이션에 의한 결과를 사진촬영한 그림이고, 도8은 실험에 의하여 본 발명 위상제어회로 제한부가 소정의 임계값을 설정한 경우의 각 기능부로부터 출력되는 신호의 시뮬레이션에 의한 결과를 사진촬영한 그림이다.
상기 첨부된 도4 내지 도6을 참조하면, 본 발명에 의한 위상제어회로의 지터 특성 개선회로는, 외부로부터 직접 입력되는 것으로써 주파수 또는 클럭의 기준이 되는 기준신호와 위상제어회로(PLL) 자체적으로 생성 또는 발생하고 해당 체배 또는 분배에 의하여 부궤환(NEGATIVE FEEDBACK)되어 입력되는 궤환신호의 주파수(FREQUENCY)와 위상(PHASE) 차이(DIFFERENCE)를 검출하여 해당 제어신호를 전압으로 출력하는 검출기(PFD)(15)와,
상기 검출기(PFD)(15)로부터 입력되는 전압의 제어신호가 설정된 소정 임계전압 이하인 경우 출력되지 않도록 하는 것으로써, 상기 검출기(15)로부터 입력되는 제어신호가 소정 크기의 임계전압(THRESHOLD VOLTAGE) 이상인 경우에만 반전(INVERTED)된 상태로 출력하며 다수의 N-MOS와 P-MOS로 이루어지는 동시에 입력되는 신호가 소정 크기 이상인 경우 출력하는 제1 조절부(112) 및 상기 제1 조절부(112)로부터 입력되는 전압신호를 해당 P-MOS와 N-MOS의 게이트 평면 크기에 의하여 설정되는 임계전압이 상이하고, 상기 설정된 소정 임계전압(THRESHOLD VOLTAGE) 이상인 경우에 출력하는 제2 조절부(114)로 이루어지는 슈미트 트리거(110); 상기 슈미트 트리거(110)로부터 입력되는 신호를 반전(INVERTED)하여 출력하는 동시에 구동전력을 제고시켜 다음 단에 연결된 회로가 다수일 경우, 또는 다음 단에 연결된 회로가 큰 레벨의 입력전력을 필요로 하는 경우에도 구동되도록 하는 버퍼(BUFFER) 또는 드라이버(DRIVER) 기능을 하는 것으로써, N-MOS와 P-MOS로 이루어지는 인버터로 구성되는 제한부(100)와,
상기 제한부(100)로부터 입력되는 전압 제어신호에 의하여 소정 크기의 전하(CHARGE) 또는 전류(CURRENT)를 공급(CHARGING UP)하거나 또는 방전(CHARGING DOWN)하는 전하펌프(CP: CHARGE PUMP)(25)와,
상기 전하펌프(25)에 의하여 소정 크기의 전류를 공급받거나 또는 방전하는 동시에 소정의 고주파 성분이 제거된 저주파의 전압제어신호를 출력하는 루프필터(LF: LOOP FILTER)(35)와,
상기 루프필터(LF)(35)로부터 인가되는 전압제어신호에 의하여 제어되므로써 설정된 소정 주파수(FREQUENCY)의 해당 신호를 생성하여 출력신호로 출력하는 발진기(VCO: VOLTAGE CONTROLLED OSCILLATOR)(45)와,
상기 발진기(VCO)(45)의 출력신호를 입력받아 소정의 체배(MULTIPLY) 또는 분배(DEVIDE)하여 상기 검출기(15)가 입력하도록 인가하는 분배기(DIVIDER)(55)로 구성된다.
이하, 상기와 같은 구성의 본 발명에 의한 것으로, 위상제어회로(PLL)의 지터(JITTER) 특성 개선회로를 첨부된 도4 내지 도8을 참조하여 상세히 설명한다.
일반적으로 위상제어회로(PLL: PHASE LOCKED LOOP)는 주파수를 갖는 신호의 주파수 변조 및 복조, 합성, 체배, 회복(RECOVERY) 등에 사용되는 것으로써, 응용분야에 따라 다양하게 사용되는 전자회로의 중요부분 중에 하나이다.
상기와 같은 위상제어회로(PLL)는 외부로부터 입력되는 기준신호와 자체적으로 발생되고 부궤환(NEGATIVE FEEDBACK)되어 입력되는 궤환신호를 서로 비교하여 그 차이에 해당하는 전압 제어신호를 출력하고, 상기와 같이 출력되는 전압제어신호에 비례하는 주파수의 해당 신호를 출력하여 사용하는 동시에 출력되는 신호의 위상변화를 지속적으로 감시 또는 추적(TRACKING)하여 반영하므로써, 상기 기준신호와 위상이 일치되는 일정한 주파수의 신호가 출력하는 것이다.
상기와 같은 위상제어회로(PLL)가 상기의 추적(TRACKING)을 하는 경우, 해당 구성 소자(ELEMENT)의 특성(CHARACTERISTIC)에 의하여, 추적하지 못하는 데드죤(DEAD ZONE) 영역이 있으며, 상기의 데드죤 영역의 크기에 의하여 정밀도(ACCURACY)가 결정된다.
본 발명은 상기와 같은 데드죤(DEAD ZONE)에 의하여 발생하는 문제를 제거하므로서 정밀도를 높이는 것이며, 상기 제한부(100)에서 그 기능을 수행한다.
본 발명에 의한 위상제어회로(PLL)의 지터특성 개선회로 구성은, 상기 제한부(100)를 제외한 다른 기능부가 종래의 것과 비슷하므로 반복 설명을 생략하며, 필요한 경우에만 설명하기로 한다.
상기 제한부(100)는 상기 검출기(15)로부터 출력되는 전압 제어신호를 슈미트 트리거(110)로 입력받고, 상기 슈미트 트리거(110)는 설정된 소정의 임계값 이상의 전압신호만을 출력한다.
상기 슈미트 트리거(110)로부터 출력되는 신호는 입력신호의 위상(PHASE)을 반전상태로 출력하므로, 인버터(120)를 이용하여 다시 반전시키므로써 원래 위상(PHASE) 상태로 복구하는 동시에 상기 인버터(120)에서 소정 레벨의 구동전력이 출력되도록 출력레벨을 제고시키는 버퍼(BUFFER) 또는 드라이버(DRIVER) 기능을 하도록 한다.
상기와 같은 슈미트 트리거(110)와 인버터(120)로 이루어지는 제한부(10)는, 설정된 소정의 임계값에 의한 전압신호 이하는 출력하지 않는 동시에, 다음단을 충분히 구동할 수 있는 전력의 신호를 출력하는 버퍼(BUFFER) 또는 드라이버(DRIVER) 기능을 한다.
상기 첨부된 도6을 참조하면, 상기와 같은 제한부(100)의 구체적이고도 상세한 회로가 도시되어 있다.
상기 슈미트 트리거(110)는, 복수의 P-MOS(P-TYPE METAL OXIDIZE SEMICONDUCTOR)와 복수의 N-MOS로 이루어지고, 입력되는 신호가 소정 크기(LEVEL)의 전압 이상인 경우에만 출력되도록 하는 제1 조절부(112)와,
상기 제1 조절부(112)로부터 출력되는 전압신호를 입력하고, 설정된 소정 임계값 이상의 전압신호만을 출력하는 것으로써, 하나의 P-MOS와 하나의 N-MOS로 구성되는 동시에 상기 P-MOS와 N-MOS의 게이트 평면 크기에 의하여 설정되는 소정의 임계값이 상이한 제2 조절부(114)로 구성된다.
상기와 같은 슈미트 트리거(110) 제2 조절부(114)를 구성하는 P-MOS와 N-MOS의 각 게이트 평면 크기에 의하여 발생하는 임계(THRESHOLD)값 전압 실험 예는 다음 표와 같다.
[표 1] 실험 예
실험 구분 P-MOS의 게이트 폭(W) N-MOS의 게이트 폭(W) 임계 전압
실험 1 3.1 마이크로미터(㎛) 1.2 마이크로미터(㎛) 1.06 V
실험 2 6.2 마이크로미터(㎛) 2.4 마이크로미터(㎛) 1.2 V
실험 3 9.3 마이크로미터(㎛) 3.6 마이크로미터(㎛) 1.29 V
실험 4 12.4 마이크로미터(㎛) 4.8 마이크로미터(㎛) 1.35 V
[조건: 길이(L)는 0.18 마이크로미터(㎛)로 고정, 아남 0.18 공정 사용함]
상기의 표1 과 같이 제2 조절부를 구성하는 각 P-MOS와 N-MOS의 게이트 평면 크기를 달리하는 경우, 통과시키는 임계값 전압이 변화하게 된다.
좀더 구체적으로 설명하면, 실험 1의 경우, 제2 조절부(14)를 구성하는 P-MOS의 게이트(GATE) 평면 크기를, 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 3.1 마이크로미터(㎛)로 하는 동시에 N-MOS의 게이트(GATE) 평면 크기는 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 1.2 마이크로미터(㎛)로 하는 경우, 설정되는 임계값의 전압은 1.06 V가 된다.
또한, 실험 2의 경우, 제2 조절부(14)를 구성하는 P-MOS의 게이트(GATE) 평면 크기를, 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 6.2 마이크로미터(㎛)로 하는 동시에 N-MOS의 게이트(GATE) 평면 크기는 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 2.4 마이크로미터(㎛)로 하는 경우, 설정되는 임계값의 전압은 1.2 V가 된다.
또한, 실험 3의 경우, 상기 P-MOS의 게이트(GATE) 평면 크기를, 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 9.3 마이크로미터(㎛)로 하는 동시에 N-MOS의 게이트(GATE) 평면 크기는 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 3.6 마이크로미터(㎛)로 하는 경우, 설정되는 임계값의 전압은 1.29 V가 된다.
또한, 실험 4의 경우, 상기 P-MOS의 게이트(GATE) 평면 크기를, 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 12.4 마이크로미터(㎛)로 하는 동시에 N-MOS의 게이트(GATE) 평면 크기는 길이(L) 0.18 마이크로미터(㎛) * 폭(W) 4.8 마이크로미터(㎛)로 하는 경우, 설정되는 임계값의 전압은 1.35 V가 된다.
상기 표1과 같은 실험 예에서 게이트(GATE)의 깊이(DEPTH)가 임계값의 전압 크기에 미치는 영향은 고려하지 않았다.
상기와 같이 P-MOS와 N-MOS로 이루어지는 제2 조절부(114) 각 게이트의 평면적 크기를 상이하게 변경하는 경우, 임계전압(THRESHOLD VOLTAGE)을 제어 설정할 수 있고, 상기와 같은 실험의 반복에 의하여 원하는 임계값을 얻을 수 있다,
상기 검출기(15)로부터 출력되는 것으로써, 상기 제한부(100) 구성에 의하여 설정된 임계값 이하의 전압 제어신호는 차단되고, 상기 설정된 임계값 이상의 전압 제어신호만이 전하펌프(25)에 동작 전원전압으로써 인가된다.
상기 전하펌프(CP)(25)는 상기 제한부(100)의 임계값으로부터 정상적 레벨(LEVEL)로 입력되는 동작 전원전압에 의하여 정상적인 동작을 하므로써, 상기 루프필터(LF)(35)의 해당 캐패시터에 저장되는 전하(CHARGE) 또는 전류(CURRENT)를 공급 또는 충전(CHARGING UP)하거나 또는 방전(CHARGING DOWN)하며, 상기 루프필터(35)는 상기와 같이 공급되어 충전되거나 또는 방전된 전류를 고주파 잡음이 제거된 전압신호로써 상기 발진기(VCO)(45)에 출력한다,
상기 발진기(45)로부터 출력된 출력신호를 해당 목적으로 이용하며 또한 분배기(55)에 의하여 체배 또는 분배되어 궤환신호로써 상기 검출기(15)에 인가된다.
상기 검출기(15)는 다시 기준신호와 궤환신호를 비교하여 동일한 위상인지를 감시 추적(TRACKING)하는 과정이 반복되어 원하는 주파수의 신호를 일정하게 출력하게된다.
상기 첨부된 도7은, 본 발명의 실험에 의한 결과를 미리 예측하기 위하여, 일 예로, 중형급의 워크스테이션(WORK STATION) 컴퓨터를 이용하고 스타 스피스(STAR SPICE)라고 하는 시뮬레이션 프로그램 또는 툴(TOOL)을 이용한 것으로써, 그 결과의 사진촬영이며, 상기 제한부(100)를 구성하는 제2 조절부(114)의 게이트 크기를 임계값이 설정되지 않도록 작게 하므로써, 기준신호와 궤환신호의 미세한 위상차이에 의하여, 데드죤에서 발생하는 지터(JITTER)의 잡음성 전압 제어신호를 차단하지 못하는 것을 보여준다.
상기 도7의 맨 위 그림은, 상기 검출기(15)에 입력되는 기준신호와 궤환신호가, 데드죤 영역인 약 0.15 나노세크(㎱)의 시간적 위상차이를 갖는 것을 보여주며, 중간 그림은, 상기와 같이 검출기(15)에서 검출되어 출력되는 전압제어신호가 최대 약 1.5 V 로써 발생되는 시간 정보와 함께 보여주고, 본 발명의 제한부(100)에 인가되어 버퍼링(BUFFERING) 또는 드라이빙(DRIVING)된 후 출력된 것을 보여준다,
상기 도7의 맨 아래 그림은 상기 본 발명의 제한부(100)로부터 임계값이 설정되지 않은 상태로 버퍼링 또는 드라이빙 되어 출력되는 신호를 보여준다.
상기 첨부된 도8은 상기 제한부(100)의 제2 조절부(114)를 구성하는 P-MOS와 N-MOS의 게이트 평 면적을 크게하여 약 1.5 V의 임계값에 의한 전압을 갖도록 한 경우, 본 발명 위상제어회로의 각 기능부로부터 출력되는 신호를, 일 예로, 중형급 컴퓨터인 워크스테이션급 컴퓨터와 스타 스피스(STAR SPICE)라고 하는 시뮬레이션 프로그램 또는 툴(TOOL)을 이용한 결과로써, 상기의 결과를 촬영한 사진 그림이다.
상기 도8 의 맨 아래 그림은, 본 발명의 제한부(100)로부터 출력되는 전압 제어신호로써, 상기 검출기(15)에 입력되는 기준신호와 궤환신호의 위상차이가 데드죤 영역에 포함되는 미세한 값일 경우에 발생하는 지터성 잡음신호가 제한부(100)에 의하여 차단되어 출력되지 않고 있음을 보여준다.
상기 도8의 일 실험에 의하여, 제한부(100)에서 차단되는 1.5 V 제어신호는 약 0.15 나노세크(㎱)의 위상차이에 의하여 발생하는 것으로써 무시할 수 있을 정도의 위상차이 값인 동시에 제어하기 어려운 값이다.
상기와 같은 구성의 본 발명은 위상제어회로(PLL)를 구성하는 검출기(15)의 소자 특성에 의하여 자연적으로 발생하는 지터성 잡음신호를 차단하고, 위상이 일치하도록 추적(TRACKING)하는데 소요되는 시간(LOCKING TIME)을 감소한다.
또한, 프로그램 가능한 위상제어회로(PROGRAMMABLE PLL)에서는 여파하는 주파수 대역이 하나인 루프필터(35)를 사용하여야 하므로 잡음제거의 문제점이 있었으나, 상기와 같은 문제를 해결한다.
또한, 외부장치로부터 데이터를 수신하는 경우, 상기 외부장치와 동기된 상태로 데이터를 수신하므로, 데이터 전송오류가 발생하지 않게 된다.
상기와 같은 구성의 본 발명은, 위상제어회로의 검출기 특성에 의하여 발생하는 것으로써 제어하기 어렵고 무시할 수 있을 정도의 미세한 위상차이를 차단하므로써 제어전압의 흔들림을 억제하는 공업적 이용효과가 있다.
또한, 출력되는 주파수 신호로부터 지터성 흔들림을 차단하므로, 신호처리의 정확도와 신뢰도가 제고되는 공업적 이용효과가 있다.
또한, 지터성 흔들림을 차단하는 임계전압을 임의 조정할 수 있는 공업적 이용효과가 있다.
도1 은 종래 기술에 의한 위상제어회로의 기능 구성도 이고,
도2 는 종래 기술의 일 예에 의하여 발생하는 지터 클럭도 이며,
도3 은 종래 기술의 일 예에 의하여 데드죤에서의 검출기에 각각 입력되는 신호파형과 출력되는 한계값 신호파형을 시뮬레이션한 결과 사진그림이고,
도4는 본 발명의 일 예에 의한 위상제어회로의 지터 특성 개선회로 기능 구성도 이며,
도5 는 본 발명에 의한 제한부의 상세 기능구성도 이고,
도6 은 본 발명에 의한 제한부의 상세 회로 구성도 이며,
도7 은 실험에 의하여 본 발명 위상제어회로 제한부가 임계값을 설정하지 않는 경우의 각 기능부로부터 출력되는 신호를 시뮬레이션한 결과 사진그림이고,
도8은 실험에 의하여 본 발명 위상제어회로 제한부가 소정의 임계값을 설정한 경우의 각 기능부로부터 출력되는 신호를 시뮬레이션한 결과 사진그림이다.
** 도면의 주요 부분에 대한 부호 설명 **
10,15 : 검출기 20,25 : 전하펌프
30,35 : 루프필터 40,45 : 발진기
50,55 : 분배기 100 : 제한부
110 : 슈미트 트리거 112 : 제1 조절부
114 : 제2 조절부 120 : 인버터

Claims (4)

  1. 외부로부터 입력되는 기준신호와 자체적으로 발생되고 부궤환되어 입력되는 궤환신호의 주파수와 위상차이를 검출하여 해당 제어신호를 출력하는 검출기와,
    상기 검출기로부터 입력되는 제어신호가 소정 크기의 임계전압 이상인 경우에만 반전된 상태로 출력하며 다수의 N-MOS와 P-MOS로 이루어지는 슈미트 트리거와, 상기 슈미트 트리거로부터 입력되는 신호를 반전하여 출력하는 동시에 구동 전력을 제고시켜 출력하고 N-MOS와 P-MOS로 이루어지는 인버터 로 구성되어, 상기 검출기로부터 입력되는 제어신호가 설정된 소정 임계전압 이하인 경우 출력되지 않도록 하는 제한부와,
    상기 제한부로부터 입력되는 제어신호에 의하여 소정 크기의 전류를 공급하거나 또는 방전하는 전하펌프와,
    상기 전하펌프에 의하여 소정 크기의 전류를 공급받거나 또는 방전하는 동시에 소정의 고주파 성분이 제거된 저주파의 전압제어신호를 출력하는 루프필터와,
    상기 루프필터로부터 인가되는 전압제어신호에 의하여 소정 주파수의 신호를 생성하여 출력신호로 출력하는 발진기와,
    상기 발진기의 출력신호를 입력받아 소정의 체배 또는 분배하여 상기 검출기에 인가하는 분배기로 구성되는 것을 특징으로 하는 위상제어회로의 지터 특성 개선 회로.
  2. 삭제
  3. 제 1항에 있어서 , 상기 슈미트 트리거는,
    입력되는 신호가 소정 크기 이상인 경우 출력하는 제1 조절부와,
    상기 제1 조절부로부터 입력되는 신호를 설정된 소정 크기 임계전압 이상인 경우에 출력하는 제2 조절부로 이루어져 구성되는 것을 특징으로 하는 위상제어회로의 지터 특성 개선 회로.
  4. 제3 항에 있어서, 상기 제2 조절부는,
    상기 P-MOS와 N-MOS의 게이트 평면 크기에 의하여 소정 크기의 임계전압이 상이한 것을 특징으로 하는 위상제어회로의 지터 특성 개선 회로.
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