KR20000076749A - Pll 회로 - Google Patents
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Abstract
동작 주파수 범위를 가급적 넓게함과 함께 노이즈에 의한 주파수 변동을 가급적 억제하는 것을 가능하게 한다.
입력 신호와 기준 입력 신호와의 위상을 비교하고, 위상차에 따른 신호를 출력하는 위상 비교기(2)와, 상기 위상 비교기의 출력에 기초하여 저주파의 제어 전압을 출력하는 저역 통과 필터(4, 6)와, 제어 전압에 기초하여 발진 주파수를 제어하는 전압 제어 발진기(14)와, 제1 및 제2 임계치에 의해서 제어 전압의 변동 가능 범위를 구분함으로써 얻어지는 제1 내지 제3 범위에 기초하여 전압 제어 발진기의 제어 전압에 대한 발진 주파수의 특성을 제어하는 특성 제어부(8, 10, 12)를 구비한 것을 특징으로 한다.
Description
본 발명은 PLL 회로에 관한 것이다.
일반적으로 PLL 회로는 외부로부터 공급되는 기준 입력 클럭 신호 Fref와 내부 클럭 신호 FVCO의 위상을 비교하고, 위상차 신호를 출력하는 위상 비교기와, 상기 위상차 신호를 받아서 제어 전압 Vcnt를 출력하는 루프 필터와, 상기 제어 전압 Vcnt에 따라서 상기 기준 입력 클럭 신호에 동기된 상기 내부 클럭 신호를 출력하는 전압 제어 발진기를 구비하고 있다.
이러한 종래의 PLL 회로에 있어서 전압 제어 발진기의 출력(발진 주파수) FVCO는 루프 필터로부터 출력되는 제어 전압 Vcnt에 따라서 변화한다. 상기 전압 제어 발진기의 발진 주파수 FVCO의 가변 범위(동작 주파수 범위)는 PLL 회로의 프로세스의 변동을 구제하고, 제품 수율을 높이는 데에서는 가능한 한 널리 하는 것이 바람직하다. 발진 주파수 FVCO의 가변 범위를 크게하기 위해서는 전압 제어 발진기의 게인을 높게 할 필요가 있다. 이 경우, 제어 전압 Vcnt의 단위 변화량에 대한 발진 주파수 FVCO의 변화량이 커지기 때문에, 노이즈에 의한 주파수 변동이 커진다는 문제가 생긴다.
본 발명은 상기 사정을 고려하여 이루어진 것으로써 동작 주파수 범위를 가급적 넓게하는 것이 가능해짐과 함께 노이즈에 의한 주파수 변동을 가급적 억제할 수 있는 PLL 회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 PLL 회로는 입력 신호와 기준 입력 신호와의 위상을 비교하고, 위상차에 따른 신호를 출력하는 위상 비교기와, 이 위상 비교기의 출력에 기초하여 저주파의 제어 전압을 출력하는 저역 통과 필터와, 상기 제어 전압에 기초하여 발진 주파수를 제어하는 전압 제어 발진기와, 제1 및 제2 임계치에 의해서 상기 제어 전압의 변동 가능 범위를 구분함으로써 얻어지는 제1 내지 제3 범위에 기초하여 상기 전압 제어 발진기의 제어 전압에 대한 발진 주파수의 특성을 제어하는 특성 제어부를 구비한 것을 특징으로 한다.
또, 상기 특성 제어부는 상기 제어 전압을 상기 제1 및 제2 임계치를 비교함으로써 상기 제어 전압이 상기 제1 내지 제3 범위 중 어느 범위에 있는지를 판정하는 전압 비교기와, 이 전압 비교기의 출력에 기초하여 부가 전류를 발생하는 부가 전류 발생기를 구비하고, 상기 전압 제어 발진기의 상기 특성은 상기 부가 전류에 기초하여 제어되도록 구성하는 것이 바람직하다.
또, 상기 전압 제어 발진기는 상기 제어 전압을 전류로 변환하는 전압 전류 변환기와, 이 전압 전류 변환기의 출력과 상기 부가 전류와의 가산치에 기초하여 상기 발진 주파수를 제어하는 전류 제어 발진기를 구비하도록 구성하는 것이 바람직하다.
도 1은 본 발명에 따른 PLL 회로의 일 실시예의 구성을 나타내는 블럭도.
도 2는 본 발명에 따른 전압 제어 발진기의 일 구체예의 구성을 나타내는 블럭도.
도 3은 본 발명에 따른 챠지 펌프 및 저역 통과 필터의 일 구체예의 구성을 나타내는 회로도.
도 4는 전압 제어 발진기의 F-V 특성을 나타내는 그래프.
도 5는 본 발명에 따른 전압 제어 발진기의 F-V 특성을 나타내는 그래프.
도 6은 도 1에 도시하는 실시예의 동작을 설명하는 설명도.
도 7은 도 1에 도시하는 실시예의 동작을 설명하는 설명도.
도 8은 본 발명에 따른 PLL 회로를 이용한 신디사이저의 구성을 나타낸 블럭도.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 위상 비교기
4 : 챠지 펌프
6 : 저역 통과 필터
8 : 전압 비교기
10 : 레지스터
12 : 부가 전류 발생기
14 : 전압 제어 발진기
14a : 전압 전류 변환기
14b : 가산기
14c : 전류 제어 발진기
본 발명에 따른 PLL 회로의 일 실시예를 도면을 참조하여 설명한다. 이 실시예의 PLL 회로의 구성을 도 1에 도시한다. 이 실시예의 PLL 회로는 위상 비교기(2)와, 챠지 펌프(4)와, 저역 통과 필터(이하, LPF라 함; 6)와, 전압 비교기(8)와, 레지스터(10)와, 부가 전류 발생기(12)와, 전압 제어 발진기(이하, VCO라 함; 14)를 구비하고 있다.
위상 비교기(2)는 클럭 입력 FVCO와 기준 클럭 입력 Fref와의 위상을 비교하여 위상차에 따라서 2개의 출력 u, d를 출력한다. 예를 들면 클럭 입력 FVCO의 위상이 기준 클럭 입력 Fref의 위상에 비하여 지연되고 있을 때 위상차의 시간만큼 출력 u가 「1」 또한 다른 출력 d가 「0」이 되며 진행중일 때 위상차의 시간만큼 출력 u가 「0」 또한 다른 출력 d가 「1」이 되며, 위상차가 0일 때는 2개의 출력 u, d 모두 「0」이 된다.
챠지 펌프(4)는 위상 비교기(2)의 2개의 출력 u, d에 기초하여 위상차에 따른 전압 신호를 출력한다. 그리고 저역 통과 필터(6)는 챠지 펌프(4)의 고주파 성분을 감쇠시킨다. 챠지 펌프(4) 및 저역 통과 필터(6)의 구체적인 구성을 도 3에 도시한다. 도 3에서 챠지 펌프(4)는 정전류원(4a)과, 스위치(4b, 4c)와, 정전류원(4d)을 구비하고 있다. 또한, 저역 통과 필터(6)는 저항(6a)과, 캐패시터(6b)를 구비하고 있다. 스위치(4b)는 신호 u가 「1」일 때 「폐쇄」되며, 신호 u가 「0」일 때 「개방」된다. 또한 스위치(4c)는 신호 d가 「1」일 때 「폐쇄」되며 신호 d가 「0」일 때 「개방」된다. 따라서, 클럭 신호 FVCO의 위상이 기준 클럭 신호 Fref의 위상에 비하여 지연되고 있을 때, 즉 신호 u가 「1」이며 또한 신호 d가 「0」일 때, 스위치(4b)가 폐가 되며 저역 통과 필터(6)의 출력 전압 Vcut가 증대한다. 또한 클럭 신호 FVCO의 위상이 기준 클럭 신호 Fref의 위상에 비하여 진행하고 있을 때, 즉 신호 u가 「0」이며 또한 신호 d가 「1」일 때, 스위치(4c)가 폐쇄되며 저역 통과 필터(6)의 출력 전압 Vcut가 감소한다.
전압 비교기(8)는 저역 통과 필터(6)의 출력 Vcut를 AD 변환하고, 이 변환된 값이 도 4에 도시하는 3개의 범위 S0, S1, S2중 어느 하나의 범위에 있는지를 결정하고, 이 결정 결과에 따라서 출력 신호 SV를 출력한다. 도 4의 그래프 g는 전압 제어 발진기의 F-V 특성을 나타내는 것으로 직선 부분 g0과, 2개의 비직선 부분 gL, gH로 구성된다. 상기 범위 S0은 특성 그래프 g의 직선 부분 g0의 제어 전압 Vcnt에 대응하는 범위이며 발진하는 경우가 최적인 범위로 되어 있다. 또한, 이 범위 S0의 임의의 값 V0은 임계치 V1보다도 크며(V0≥V1) 임계치 V2보다도 작다(V0≤V2). 한편 범위 SL은 특성 그래프 g의 비직선 부분gL의 제어 전압 Vcnt에 대응하는 범위이며, 이 범위 SL의 임의의 값 VL은 임계치 V1보다도 작다(VL〈V1). 또한, 범위 SH는 특성 그래프 g의 비직선 분분 gH의 제어 전압 Vcnt에 대응하는 범위이며, 이 범위 SH의 임의의 값 VH는 임계치 V2보다도 크다(VH〉V2).
그리고, 제어 전압 Vcnt의 AD 변환된 값이 범위 S0내에 있을 때 출력 신호 SV는 「0」이며, 범위 SH내에 있을 때 출력 신호 SV는 「1」이며, 범위 SH내에 있을 때 출력 신호 SV는 「1」이며, 범위 SL내에 있을 때 출력 신호 SV는 「-1」이 된다.
레지스터(10)는 상기 기억하고 있는 값에 전압 비교기(8)의 출력 SV를 가산하고, 이 가산 결과를 기억 갱신하고 이 갱신한 값을 코드로서 부가 전류 발생기(12)에 송출한다.
부가 전류 발생기(12)는 레지스터(10)로부터 출력되는 코드에 기초하여 부가 전류 Idac를 출력한다.
전압 제어 발진기(14)는 저역 통과 필터(6)로부터 출력되는 제어 전압 Vcnt와, 부가 전류 발생기(12)로부터 출력되는 부가 전류 Idac와 기초하여 발진 주파수 신호 FVCO를 출력함으로써, 도 2에 도시한 바와 같이, 전압 전류 변환기(14a)와, 가산기(14b)와, 전류 제어 발진기(14c)를 구비하고 있다. 전압 전류 변환기(14a)는 제어 전압 Vcnt에 비례한 전류 Icnt를 출력한다. 가산기(14b)는 전압 전류 변환기(14a)의 출력 Icnt와, 부가 전류 발생기(12)의 출력 Idac를 가산하고 가산 결과 ICCO를 전류 제어 발진기(14c)에 송출한다. 전류 제어 발진기(14c)는 가산기(14b)의 출력에 기초하여 발진 주파수 신호를 출력한다.
예를 들면, 레지스터(10)로부터 출력되는 코드가 2비트 표현으로 "00", "01", "10", "11"에 있어서, 상기 코드를 파라미터로 했을 때의 제어 전압 Vcnt와 발진 주파수 FVCO와의 관계를 나타내는 본 실시예의 F-V 특성의 변화를 도 5에 도시한다. 코드가 "00", "01", "10", "11"일 때 F-V 특성은 각각 그래프 m1, m2, m3, m4가 된다. 도 5에서 알 수 있듯이 코드 값이 크면 특성 그래프는 보다 높은 주파수 영역에 평행 이동한 그래프가 된다.
다음에, 이 실시예의 PLL 회로의 동작을 도 6 및 도 7을 참조하여 설명한다. 전압 제어 발진기(14)의 F-V 특성이 도 6a에 도시하는 그래프 n1일 때, 목표 주파수[전압 제어 발진기(14)의 목표치] Ftar에 대응하는 제어 전압 VH가 임계치 V2보다도 높은 경우를 생각한다. 이 경우, 제어 전압 VH는 최적인 범위(특성 그래프의 직선 분)로부터 어긋난 범위(도 4에 도시하는 범위 SH)에 있다. 이 때, 저역 통과 필터(6)로부터 출력되는 제어 전압 Vcnt는 VH로 되어 있다. 그렇게 하면 전압 비교기(8)에 의해서 상기 제어 전압 Vcnt는 최적 범위 임계치 V2, V1과 비교되며 도 4에 도시하는 범위 SH에 있다고 판정된다. 이에 따라, 전압 비교기(8)로부터 값이「1」의 신호 SV가 출력된다. 이 값은 레지스터(10)에 기억되기 전의 값과 가산되며, 기억 갱신된다. 이 기억 갱신된 값은 갱신 전의 값에 비하여 커졌으므로 부가 전류 발생기(12)로부터 출력되는 부가 전류 Idac가 증대한다. 이 때문에 전류 제어 발진기(14c)에 입력하는 전류 Icco도 증대하고 전류 제어 발진기(14c)의 출력인 주파수 신호 FCVO도 증대하게 된다. 이것,은 도 6b에 도시한 바와 같이, 전압 제어 발진기(14)의 F-V 특성이 그래프 n1내지 그래프 n2로 변화한 것을 의미한다. 이에 따라 목표 주파수 Ftar에 대응하는 제어 전압 Vcnt가 낮아진다. 전술한 동작은 제어 전압 Vcnt가 최적인 발진 영역(도 4에 도시하는 범위 S0)으로 들어가기까지 반복되며 최종적으로 제어 전압 Vcnt가 최적인 발진 영역에 도달한 곳에서 안정된다.
다음에, 전술한 경우와는 반대로 전압 제어 발진기(14)의 F-V 특성이 도 7a에 도시하는 그래프 n3일 때 목표 주파수 Ftar에 대응하는 제어 전압 VL이 임계치 V1보다도 낮은 경우를 생각한다. 이 경우, 제어 전압 VL은 최적인 범위 S0으로부터 어긋난 범위 SL에 있다. 이 때, 저역 통과 필터(6)로부터 출력되는 제어 전압 Vcnt는 VL로 된다. 그렇게 하면, 전압 비교기(8)에서 제어 전압 Vcnt는 임계치 V1, V2와 비교되며 도 4에 도시하는 범위 SL에 있다고 판정된다. 이에 따라 전압 비교기(8)로부터 값이 「-1」인 신호 SV가 출력된다. 이 값은 레지스터(10)에 기억되어 있는 값과 가산되고 기억 갱신된다. 이 기억 갱신된 값은 갱신 전 값에 비하여 작아지고 있으므로 부가 전류 발생기(12)로부터 출력되는 부가 전류 Idac는 감소한다. 이 때문에, 전류 제어 발진기(14c)에 입력하는 전류도 감소하고, 전류 제어 발진기(14c)의 출력인 주파수 신호 FCVO도 증대하게 된다. 이것은, 도 7b에 도시한 바와 같이, 전압 제어 발진기(14)의 F-V 특성이 그래프 n3으로부터 그래프 n4로 변화한 것을 의미한다. 이에 따라 목표 주파수 Ftar에 대응하는 제어 전압 Vcnt가 낮아진다. 이 동작은 제어 전압 Vcnt가 최적인 발진 영역으로 들어가기까지 반복되며 최종적으로 제어 전압 Vcnt가 최적인 발진 영역에 도달한 곳에서 안정된다. 전술한 설명으로부터 알 수 있듯이, 전압 비교부(8), 레지스터(10) 및 부가 전류 발생기(12)는 전압 제어 발진기(14)의 F-V 특성을 제어하는 특성 제어부를 구성하고 있다.
이상 설명한 바와 같이, 본 실시예의 PLL 회로에 따르면 제어 전압을 복수의 임계치 전압과 비교하고, 이 비교 결과에 기초하여 전압 제어 발진기의 F-V 특성을 변화시키고 있으므로, 동작 주파수 범위를 가급적 넓게하는 것이 가능해짐과 함께, 전압 제어 발진기의 게인이 거의 변화하지 않기 때문에 노이즈에 의한 주파수 변동을 가급적 억제할 수 있다.
다음에, 상기 실시예의 PLL 회로를 주파수 신디사이저에 응용한 경우를 도 8을 참조하여 설명한다.
이 주파수 신디사이저는 기준 주파수 Fref에서부터 다수의 안정적인 주파수를 얻기위한 것으로, 컨트롤러(20)와, 분주기(22, 26, 28)와, PLL 회로(24)를 구비하고 있다.
PLL 회로(24)는 도 1에 도시하는 상기 실시예와 동일한 구성을 가지고 있다. 분주기(22)는 기준 주파수 Fref를 1/N의 주파수에 분주하고, 이 분주된 주파수를 PLL 회로의 기준 입력으로 한다. 또한, 분주기(26)는 PLL 회로의 출력 주파수 FVC0를 1/M의 주파수로 분주하고, PLL 회로(24)의 입력으로 한다. 분주기(28)는 PLL 회로의 출력 주파수 FVCO를 1/P에 분주한 주파수 Fout의 클럭을 출력한다.
따라서, 주파수 Fout은 Fout=(M/N·P)·Fref가 된다.
상술된 바와 같이 구성된 주파수 신디사이저에서 출력 클럭 Fout을 안정되게 발전시키는데 최적이라고 생각되는 값을 상기 레지스터(10)에 초기치로서 부여하면 분주기(22, 26, 28)의 각 분주비를 변화시킨 후에 빠르게 원하는 출력 클럭 Fout을 얻을 수 있다.
이상 진술한 바와 같이, 본 발명에 따르면, 동작 주파수 범위를 가급적 넓게하는 것이 가능해짐과 함께 노이즈에 의한 주파수 변동을 가급적 억제할 수 있다.
Claims (3)
- PLL 회로에 있어서,입력 신호와 기준 입력 신호의 위상을 비교하고, 위상차에 따른 신호를 출력하는 위상 비교기와,상기 위상 비교기의 출력에 기초하여 저주파의 제어 전압을 출력하는 저역 통과 필터와,상기 제어 전압에 기초하여 발진 주파수를 제어하는 전압 제어 발진기와,제1 및 제2 임계치에 의해서 상기 제어 전압의 변동 가능 범위를 구분함으로써 얻어지는 제1 내지 제3 범위에 기초하여 상기 전압 제어 발진기의, 제어 전압에 대한 발진 주파수의 특성을 제어하는 특성 제어부를 포함하는 것을 특징으로 하는 PLL 회로.
- 제1항에 있어서, 상기 특성 제어부는,상기 제어 전압을 상기 제1 및 제2 임계치와 비교함으로써 상기 제어 전압이 상기 제1 내지 제3 범위 중 어느 범위에 있는지를 판정하는 전압 비교기와,상기 전압 비교기의 출력에 기초하여 부가 전류를 발생하는 부가 전류 발생기를 구비하며,상기 전압 제어 발진기의 상기 특성은 상기 부가 전류에 기초하여 제어되는 것을 특징으로 하는 PLL 회로.
- 제2항에 있어서, 상기 전압 제어 발진기는,상기 제어 전압을 전류로 변환하는 전압 전류 변환기와,상기 전압 전류 변환기의 출력과 상기 부가 전류와의 가산치에 기초하여 상기 발진 주파수를 제어하는 전류 제어 발진기를 포함하는 것을 특징으로 하는 PLL 회로.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100498107B1 (ko) * | 2002-08-19 | 2005-07-01 | 이디텍 주식회사 | 위상제어회로의 지터 특성 개선 회로 |
KR100891475B1 (ko) * | 2002-05-20 | 2009-04-02 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 주파수 신디사이저 회로 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6329883B1 (en) * | 2000-11-01 | 2001-12-11 | Cirrus Logic, Inc. | Method and system for controlling a tuning voltage of a phase-locked loop circuit to an optimal value |
JP4270339B2 (ja) * | 2000-12-27 | 2009-05-27 | 富士通株式会社 | Pll回路及びこれに用いられる自動バイアス調整回路 |
JP3590026B2 (ja) | 2002-01-16 | 2004-11-17 | 株式会社東芝 | 電圧制御発振回路、及びこれを有する半導体集積回路 |
US6661267B2 (en) * | 2002-05-06 | 2003-12-09 | International Business Machines Corporation | Coarse calibration circuit using variable step sizes to reduce jitter and a dynamic course calibration (DCC) circuit for a 2 GHz VCO |
KR100510487B1 (ko) * | 2002-05-28 | 2005-08-26 | 삼성전자주식회사 | 넓은 동기 범위를 갖는 위상동기루프 회로 및 이를 구비한반도체 집적회로 장치 |
JP3854912B2 (ja) | 2002-08-28 | 2006-12-06 | 株式会社豊田自動織機 | 発振回路 |
DE60307974T2 (de) * | 2002-12-24 | 2007-02-15 | Fujitsu Ltd., Kawasaki | Taktgenerator mit spektraler Dispersion Jittergenerator und Halbleitervorrichtung |
JP4546716B2 (ja) * | 2003-11-10 | 2010-09-15 | シャープ株式会社 | Pllクロック信号生成回路 |
US6949981B2 (en) * | 2004-02-18 | 2005-09-27 | International Business Machines Corporation | Dynamic threshold for VCO calibration |
US7239188B1 (en) * | 2005-11-01 | 2007-07-03 | Integrated Device Technology, Inc. | Locked-loop integrated circuits having speed tracking circuits therein |
JP4767085B2 (ja) * | 2006-05-16 | 2011-09-07 | 富士通セミコンダクター株式会社 | 周波数シンセサイザ、および周波数シンセサイザの発振制御方法 |
JP2009038778A (ja) * | 2007-08-06 | 2009-02-19 | Nec Electronics Corp | Vco回路及びそれを用いたpll回路 |
JP5066466B2 (ja) | 2008-03-12 | 2012-11-07 | 日本電波工業株式会社 | 周波数シンセサイザ |
US8570113B2 (en) * | 2010-06-23 | 2013-10-29 | Advanced Micro Devices, Inc. | Digital VCO calibration method and apparatus |
US8237510B2 (en) * | 2010-08-18 | 2012-08-07 | International Business Machines Corporation | Implementing phase locked loop (PLL) with enhanced locking capability with a wide range dynamic reference clock |
US9197225B2 (en) * | 2011-10-05 | 2015-11-24 | International Business Machines Corporation | Control voltage mirror circuit |
US8638173B2 (en) | 2011-11-15 | 2014-01-28 | Qualcomm Incorporated | System and method of calibrating a phase-locked loop while maintaining lock |
JP6060719B2 (ja) * | 2013-02-15 | 2017-01-18 | 凸版印刷株式会社 | Pll回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03206726A (ja) | 1990-01-08 | 1991-09-10 | Hitachi Ltd | Pll回路 |
US5459653A (en) * | 1993-06-23 | 1995-10-17 | Ati Technologies Inc. | Voltage to current converter with independent loop gain and frequency control |
US5384502A (en) * | 1993-06-24 | 1995-01-24 | Intel Corporation | Phase locked loop circuitry with split loop filter |
US5382922A (en) * | 1993-12-23 | 1995-01-17 | International Business Machines Corporation | Calibration systems and methods for setting PLL gain characteristics and center frequency |
JPH08186490A (ja) * | 1994-11-04 | 1996-07-16 | Fujitsu Ltd | 位相同期回路及びデータ再生装置 |
US5504459A (en) | 1995-03-20 | 1996-04-02 | International Business Machines Corporation | Filter network for phase-locked loop circuit |
JPH1051304A (ja) * | 1996-08-02 | 1998-02-20 | Oki Electric Ind Co Ltd | Pll |
-
1999
- 1999-03-01 JP JP11052696A patent/JP2000252819A/ja not_active Abandoned
-
2000
- 2000-02-28 EP EP00103441A patent/EP1033815A3/en not_active Withdrawn
- 2000-02-29 US US09/515,324 patent/US6275115B1/en not_active Expired - Fee Related
- 2000-02-29 KR KR10-2000-0010034A patent/KR100419273B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100891475B1 (ko) * | 2002-05-20 | 2009-04-02 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 주파수 신디사이저 회로 |
KR100498107B1 (ko) * | 2002-08-19 | 2005-07-01 | 이디텍 주식회사 | 위상제어회로의 지터 특성 개선 회로 |
Also Published As
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