KR100419273B1

KR100419273B1 - Ｐｌｌ 회로

Info

Publication number: KR100419273B1
Application number: KR10-2000-0010034A
Authority: KR
Inventors: 에가와간지
Original assignee: 가부시끼가이샤 도시바
Priority date: 1999-03-01
Filing date: 2000-02-29
Publication date: 2004-02-14
Also published as: US6275115B1; EP1033815A3; EP1033815A2; JP2000252819A; KR20000076749A

Abstract

동작 주파수 범위를 가급적 넓게 함과 함께 노이즈에 의한 주파수 변동을 가급적 억제하는 것을 가능하게 한다.

입력 신호와 기준 입력 신호와의 위상을 비교하고, 위상차에 따른 신호를 출력하는 위상 비교기(2)와, 상기 위상 비교기의 출력에 기초하여 저주파의 제어 전압을 출력하는 저역 통과 필터(4, 6)와, 제어 전압에 기초하여 발진 주파수를 제어하는 전압 제어 발진기(14)와, 제1 및 제2 임계치에 의해서 제어 전압의 변동 가능 범위를 구분함으로써 얻어지는 제1 내지 제3 범위에 기초하여 전압 제어 발진기의 제어 전압에 대한 발진 주파수의 특성을 제어하는 특성 제어부(8, 10, 12)를 구비한 것을 특징으로 한다.

Description

ＰＬＬ 회로{PLL CIRCUIT}

본 발명은 PLL 회로에 관한 것이다.

일반적으로 PLL 회로는 외부로부터 공급되는 기준 입력 클럭 신호 F_ref와 내부 클럭 신호 F_VCO의 위상을 비교하고, 위상차 신호를 출력하는 위상 비교기와, 상기 위상차 신호를 받아서 제어 전압 V_cnt를 출력하는 루프 필터와, 상기 제어 전압 V_cnt에 따라서 상기 기준 입력 클럭 신호에 동기된 상기 내부 클럭 신호를 출력하는 전압 제어 발진기를 구비하고 있다.

이러한 종래의 PLL 회로에 있어서 전압 제어 발진기의 출력(발진 주파수) F_VCO는 루프 필터로부터 출력되는 제어 전압 V_cnt에 따라서 변화한다. 상기 전압 제어 발진기의 발진 주파수 F_VCO의 가변 범위(동작 주파수 범위)는 PLL 회로의 프로세스 변동을 구제하고, 아울러 제품 수율을 높이기 위해서는 가능한 한 넓게 하는 것이 바람직하다. 발진 주파수 F_VCO의 가변 범위를 크게 하기 위해서는 전압 제어 발진기의 게인을 높게 할 필요가 있다. 이 경우, 제어 전압 V_cnt의 단위 변화량에 대한 발진 주파수 F_VCO의 변화량이 커지기 때문에, 노이즈에 의한 주파수 변동이 커진다는 문제가 생긴다.

본 발명은 상기 사정을 고려하여 이루어진 것으로, 동작 주파수 범위를 가급적 넓게하는 것이 가능해짐과 함께 노이즈에 의한 주파수 변동을 가급적 억제할 수 있는 PLL 회로를 제공하는 것을 목적으로 한다.

본 발명에 따른 PLL 회로는 입력 신호와 기준 입력 신호와의 위상을 비교하고, 위상차에 따른 신호를 출력하는 위상 비교기와, 이 위상 비교기의 출력에 기초하여 저주파의 제어 전압을 출력하는 저역 통과 필터와, 상기 제어 전압에 기초하여 발진 주파수를 제어하는 전압 제어 발진기와, 제1 및 제2 임계치에 의해서 상기 제어 전압의 변동 가능 범위를 구분함으로써 얻어지는 제1 내지 제3 범위에 기초하여 상기 전압 제어 발진기의 제어 전압에 대한 발진 주파수의 특성을 제어하는 특성 제어부를 구비한 것을 특징으로 한다.

또, 상기 특성 제어부는 상기 제어 전압을 상기 제1 및 제2 임계치를 비교함으로써 상기 제어 전압이 상기 제1 내지 제3 범위 중 어느 범위에 있는지를 판정하는 전압 비교기와, 이 전압 비교기의 출력에 기초하여 부가 전류를 발생하는 부가전류 발생기를 구비하고, 상기 전압 제어 발진기의 상기 특성은 상기 부가 전류에 기초하여 제어되도록 구성하는 것이 바람직하다.

또, 상기 전압 제어 발진기는 상기 제어 전압을 전류로 변환하는 전압 전류 변환기와, 이 전압 전류 변환기의 출력과 상기 부가 전류와의 가산치에 기초하여 상기 발진 주파수를 제어하는 전류 제어 발진기를 구비하도록 구성하는 것이 바람직하다.

도 1은 본 발명에 따른 PLL 회로의 일 실시예의 구성을 나타내는 블럭도.

도 2는 본 발명에 따른 전압 제어 발진기의 일 구체예의 구성을 나타내는 블럭도.

도 3은 본 발명에 따른 챠지 펌프 및 저역 통과 필터의 일 구체예의 구성을 나타내는 회로도.

도 4는 전압 제어 발진기의 F-V 특성을 나타내는 그래프.

도 5는 본 발명에 따른 전압 제어 발진기의 F-V 특성을 나타내는 그래프.

도 6은 도 1에 도시하는 실시예의 동작을 설명하는 설명도.

도 7은 도 1에 도시하는 실시예의 동작을 설명하는 설명도.

도 8은 본 발명에 따른 PLL 회로를 이용한 신디사이저의 구성을 나타낸 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

2 : 위상 비교기

4 : 챠지 펌프

6 : 저역 통과 필터

8 : 전압 비교기

10 : 레지스터

12 : 부가 전류 발생기

14 : 전압 제어 발진기

14a : 전압 전류 변환기

14b : 가산기

14c : 전류 제어 발진기

본 발명에 따른 PLL 회로의 일 실시예를 도면을 참조하여 설명한다. 이 실시예의 PLL 회로의 구성을 도 1에 도시한다. 이 실시예의 PLL 회로는 위상 비교기(2)와, 챠지 펌프(4)와, 저역 통과 필터(이하, LPF라 함; 6)와, 전압 비교기(8)와, 레지스터(10)와, 부가 전류 발생기(12)와, 전압 제어 발진기(이하, VCO라 함; 14)를 구비하고 있다.

위상 비교기(2)는 클럭 입력 F_VCO와 기준 클럭 입력 F_ref와의 위상을 비교하여 위상차에 따라서 2개의 출력 u, d를 출력한다. 예를 들면 클럭 입력 F_VCO의 위상이 기준 클럭 입력 F_ref의 위상에 비해 지연되고 있을 때, 위상차의 시간만큼 출력 u가 「1」 또한 다른 출력 d가 「0」이 되며, 앞서고 있을 때 위상차의 시간만큼 출력 u가 「0」 또한 다른 출력 d가 「1」이 되며, 위상차가 0일 때는 2개의 출력 u, d 모두 「0」이 된다.

챠지 펌프(4)는 위상 비교기(2)의 2개의 출력 u, d에 기초하여 위상차에 따른 전압 신호를 출력한다. 그리고 저역 통과 필터(6)는 챠지 펌프(4)의 고주파 성분을 감쇠시킨다. 챠지 펌프(4) 및 저역 통과 필터(6)의 구체적인 구성을 도 3에 도시한다. 도 3에서 챠지 펌프(4)는 정전류원(4a)과, 스위치(4b, 4c)와, 정전류원(4d)을 구비하고 있다. 또한, 저역 통과 필터(6)는 저항(6a)과, 캐패시터(6b)를 구비하고 있다. 스위치(4b)는 신호 u가 「1」일 때 「단락」되며, 신호 u가 「0」일 때 「개방」된다. 또한 스위치(4c)는 신호 d가 「1」일 때 「단락」되며 신호 d가 「0」일 때 「개방」된다. 따라서, 클럭 신호 F_VCO의 위상이 기준 클럭 신호 F_ref의 위상에 비하여 지연되고 있을 때, 즉 신호 u가 「1」이며 또한 신호 d가 「0」일 때, 스위치(4b)가 단락되며 저역 통과 필터(6)의 출력 전압 V_cnt가 증대한다. 또한 클럭 신호 F_VCO의 위상이 기준 클럭 신호 F_ref의 위상에 비해 앞서고 있을 때, 즉 신호 u가 「0」이며 또한 신호 d가 「1」일 때, 스위치(4c)가 단락되며 저역 통과 필터(6)의 출력 전압 V_cnt가 감소한다.

전압 비교기(8)는 저역 통과 필터(6)의 출력 V_cnt를 AD 변환하고, 이 변환된 값이 도 4에 도시하는 3개의 범위 S_L, S_o, S_H중 어느 하나의 범위에 있는지를 결정하고, 이 결정 결과에 따라서 출력 신호 S_V를 출력한다. 도 4의 그래프 g는 전압 제어 발진기의 F-V 특성을 나타내는 것으로 직선 부분 g₀과, 2개의 비직선 부분 g_L, g_H로 구성된다. 상기 범위 S₀은 특성 그래프 g의 직선 부분 g₀의 제어 전압 V_cnt에 대응하는 범위이며 발진하는 경우가 최적인 범위로 되어 있다. 또한, 이 범위 S₀의 임의의 값 V₀은 임계치 V₁보다도 크며(V₀≥V₁) 임계치 V₂보다도 작다(V₀≤V₂). 한편 범위 S_L은 특성 그래프 g의 비직선 부분g_L의 제어 전압 V_cnt에 대응하는 범위이며, 이 범위 S_L의 임의의 값 V_L은 임계치 V₁보다도 작다(V_L<V₁). 또한, 범위 S_H는 특성 그래프 g의 비직선 분분 g_H의 제어 전압 V_cnt에 대응하는 범위이며, 이 범위 S_H의 임의의 값 V_H는 임계치 V₂보다도 크다(V_HV₂).

그리고, 제어 전압 V_cnt의 AD 변환된 값이 범위 S₀내에 있을 때 출력 신호 S_V는 「0」이고, 범위 S_H내에 있을 때 출력 신호 S_V는 「1」이며, 범위 S_L내에 있을 때 출력 신호 S_V는 「-1」이 된다.

레지스터(10)는 상기 기억하고 있는 값에 전압 비교기(8)의 출력 S_V를 가산하고, 이 가산 결과를 기억 갱신하고 이 갱신한 값을 코드로서 부가 전류 발생기(12)에 송출한다.

부가 전류 발생기(12)는 레지스터(10)로부터 출력되는 코드에 기초하여 부가 전류 I_dac를 출력한다.

전압 제어 발진기(14)는 저역 통과 필터(6)로부터 출력되는 제어 전압 V_cnt와, 부가 전류 발생기(12)로부터 출력되는 부가 전류 I_dac에 기초하여 발진 주파수 신호 F_VCO를 출력하며, 도 2에 도시한 바와 같이, 전압 전류 변환기(14a)와, 가산기(14b)와, 전류 제어 발진기(14c)를 구비하고 있다. 전압 전류 변환기(14a)는 제어 전압 V_cnt에 비례하는 전류 I_cnt를 출력한다. 가산기(14b)는 전압 전류 변환기(14a)의 출력 I_cnt와, 부가 전류 발생기(12)의 출력 I_dac를 가산하고 가산 결과 I_CCO를 전류 제어 발진기(14c)에 송출한다. 전류 제어 발진기(14c)는 가산기(14b)의 출력에 기초하여 발진 주파수 신호를 출력한다.

예를 들면, 레지스터(10)로부터 출력되는 코드가 2비트 표현으로 "00", "01", "10", "11"이고, 상기 코드를 파라미터로 했을 때의 제어 전압 V_cnt와 발진 주파수 F_VCO와의 관계를 나타내는 본 실시예의 F-V 특성의 변화를 도 5에 도시한다. 코드가 "00", "01", "10", "11"일 때 F-V 특성은 각각 그래프 m₁, m₂, m₃, m₄가 된다. 도 5에서 알 수 있듯이 코드 값이 크면 특성 그래프는 보다 높은 주파수 영역으로 평행 이동한 그래프가 된다.

다음에, 이 실시예의 PLL 회로의 동작을 도 6 및 도 7을 참조하여 설명한다. 전압 제어 발진기(14)의 F-V 특성이 도 6a에 도시하는 그래프 n₁일 때, 목표 주파수[전압 제어 발진기(14)의 목표치] F_tar에 대응하는 제어 전압 V_H가 임계치 V₂보다도 높은 경우를 고려한다. 이 경우, 제어 전압 V_H는 최적인 범위(특성 그래프의 직선부)로부터 벗어난 범위(도 4에 도시하는 범위 S_H)에 있다. 이 때, 저역 통과 필터(6)로부터 출력되는 제어 전압 V_cnt는 V_H로 되어 있다. 그렇게 하면 전압 비교기(8)에 의해서 상기 제어 전압 V_cnt는 최적 범위 임계치 V₂, V₁과 비교되며 도 4에 도시하는 범위 S_H에 있는 것으로 판정된다. 이에 따라, 전압 비교기(8)로부터 값이「1」인 신호 S_V가 출력된다. 이 값은 레지스터(10)에 기억되어 있는 전의 값과 가산되며, 기억 갱신된다. 이 기억 갱신된 값은 갱신 전의 값에 비해 커지고 있으므로 부가 전류 발생기(12)로부터 출력되는 부가 전류 I_dac가 증가한다. 이 때문에 전류 제어 발진기(14c)에 입력되는 전류 I_cco도 증가하고 전류 제어 발진기(14c)의 출력인 주파수 신호 F_VCO도 증가하게 된다. 이것은 도 6b에 도시한 바와 같이, 전압 제어 발진기(14)의 F-V 특성이 그래프 n₁에서 그래프 n₂로 변화한 것을 의미한다. 이에 따라 목표 주파수 F_tar에 대응하는 제어 전압 V_cnt가 낮아진다. 전술한 동작은 제어 전압 V_cnt가 최적인 발진 영역(도 4에 도시하는 범위 S₀)으로 들어가기까지 반복되며 최종적으로 제어 전압 V_cnt가 최적인 발진 영역에 도달한 곳에서 안정된다.

다음에, 전술한 경우와는 반대로 전압 제어 발진기(14)의 F-V 특성이 도 7a에 도시하는 그래프 n₃일 때 목표 주파수 F_tar에 대응하는 제어 전압 V_L이 임계치 V₁보다도 낮은 경우를 고려한다. 이 경우, 제어 전압 V_L은 최적인 범위 S₀으로부터 벗어난 범위 S_L에 있다. 이 때, 저역 통과 필터(6)로부터 출력되는 제어 전압 V_cnt는 V_L로 된다. 그렇게 하면, 전압 비교기(8)에서 제어 전압 V_cnt는 임계치 V₁, V₂와 비교되며 도 4에 도시하는 범위 S_L에 있는 것으로 판정된다. 이에 따라 전압 비교기(8)로부터 값이 「-1」인 신호 S_V가 출력된다. 이 값은 레지스터(10)에 기억되어 있는 값과 가산되고 기억 갱신된다. 이 기억 갱신된 값은 갱신 전 값에 비하여 작아지고 있으므로 부가 전류 발생기(12)로부터 출력되는 부가 전류 I_dac는 감소한다. 이 때문에, 전류 제어 발진기(14c)에 입력되는 전류도 감소하고, 전류 제어 발진기(14c)의 출력인 주파수 신호 F_VCO도 감소하게 된다. 이것은, 도 7b에 도시한 바와 같이, 전압 제어 발진기(14)의 F-V 특성이 그래프 n₃으로부터 그래프 n₄로 변화한 것을 의미한다. 이에 따라 목표 주파수 F_tar에 대응하는 제어 전압 V_cnt가 높아진다. 이 동작은 제어 전압 V_cnt가 최적인 발진 영역으로 들어가기까지 반복되며 최종적으로 제어 전압 V_cnt가 최적인 발진 영역에 도달한 곳에서 안정된다. 전술한 설명으로부터 알 수 있듯이, 전압 비교부(8), 레지스터(10) 및 부가 전류 발생기(12)는 전압 제어 발진기(14)의 F-V 특성을 제어하는 특성 제어부를 구성하고 있다.

이상 설명한 바와 같이, 본 실시예의 PLL 회로에 따르면 제어 전압을 복수의 임계치 전압과 비교하고, 이 비교 결과에 기초하여 전압 제어 발진기의 F-V 특성을 변화시키고 있으므로, 동작 주파수 범위를 가급적 넓게 하는 것이 가능해짐과 함께, 전압 제어 발진기의 게인이 거의 변화하지 않기 때문에 노이즈에 의한 주파수 변동을 가급적 억제할 수 있다.

다음에, 상기 실시예의 PLL 회로를 주파수 신디사이저에 응용한 경우를 도 8을 참조하여 설명한다.

이 주파수 신디사이저는 기준 주파수 F_ref로 다수의 안정적인 주파수를 얻기 위한 것이며, 컨트롤러(20)와, 분주기(22, 26, 28)와, PLL 회로(24)를 구비하고 있다.

PLL 회로(24)는 도 1에 도시하는 상기 실시예와 동일한 구성을 가지고 있다. 분주기(22)는 기준 주파수 F_ref를 1/N의 주파수로 분주하고, 이 분주된 주파수를 PLL 회로의 기준 입력으로 한다. 또한, 분주기(26)는 PLL 회로의 출력 주파수 FVC0를 1/M의 주파수로 분주하고, PLL 회로(24)의 입력으로 한다. 분주기(28)는 PLL 회로의 출력 주파수 F_VCO를 1/P로 분주한 주파수 F_out의 클럭을 출력한다.

따라서, 주파수 F_out은 F_out=(M/(N·P))·F_ref가 된다.

상술한 바와 같이 구성된 주파수 신디사이저에서 출력 클럭 F_out을 안정되게 발진시키는데 최적이라고 생각되는 값을 상기 레지스터(10)에 초기치로서 부여하면 분주기(22, 26, 28)의 각 분주비를 변화시킨 후에 빠르게 원하는 출력 클럭 F_out을 얻을 수 있다.

이상 진술한 바와 같이, 본 발명에 따르면, 동작 주파수 범위를 가급적 넓게하는 것이 가능해짐과 함께 노이즈에 의한 주파수 변동을 가급적 억제할 수 있다.

Claims

PLL 회로에 있어서,

입력 신호의 위상과 기준 입력 신호의 위상을 비교하고, 위상차에 따른 신호를 출력하는 위상 비교기와,

상기 위상 비교기의 출력에 기초하여 저주파의 제어 전압을 출력하는 저역 통과 필터와,

상기 제어 전압의 변동 가능 범위를 서로 다른 제1 내지 제n(n ≥2) 임계치로 구분함으로써 얻어지는 n+1개의 범위에 따라 정해지는 부가 신호를 출력하는 특성 제어부, 및

상기 제어 전압과 상기 특성 제어부로부터의 부가 신호에 기초하여 발진 주파수를 출력하는 전압 제어 발진기

를 포함하되,

상기 전압 제어 발진기의 상기 제어 전압에 대한 발진 주파수의 특성은 상기 부가 신호에 따라 변동되는 것을 특징으로 하는 PLL 회로.
제1항에 있어서, 상기 특성 제어부는,

상기 제어 전압을 상기 제1 내지 제n 임계치와 비교함으로써 상기 제어 전압이 상기 제1 내지 제n+1 범위 중 어느 범위에 있는지를 판정하는 전압 비교기와,

상기 전압 비교기의 출력에 기초하여 부가 전류를 발생하는 부가 전류 발생부를 구비하며,

상기 전압 제어 발진기의 특성은 상기 부가 전류에 기초하여 제어되는 것을 특징으로 하는 PLL 회로.
제2항에 있어서, 상기 전압 제어 발진기는,

상기 제어 전압을 전류로 변환하는 전압 전류 변환기와,

상기 전압 전류 변환기의 출력과 상기 부가 전류와의 가산치에 기초하여 상기 발진 주파수를 제어하는 전류 제어 발진기

를 포함하는 것을 특징으로 하는 PLL 회로.
제2항에 있어서,

상기 임계치들의 수 n은 2이며, 상기 제1 임계치는 상기 제2 임계치보다 낮으며,

상기 전압 비교기는 상기 저역 통과 필터의 출력의 아날로그-디지탈 변환을 수행하며,

상기 전압 비교기는 상기 AD 변환된 제어 전압이 상기 제1 임계치보다 낮고 상기 제1 범위에 포함될 때는 "-1"의 값을 갖는 신호를 출력하고, 상기 AD 변환된 제어 전압이 상기 제1 임계치보다는 낮지 않고 상기 제2 임계치보다는 낮으며 상기 제2 범위에 속할때는 "0"의 값을 갖는 신호를 출력하며, 상기 AD 변환된 제어 전압이 상기 제2 임계치보다 높고 상기 제3 범위에 속할때는 "1"의 값을 갖는 신호를 출력하는 것을 특징으로 하는 PLL 회로.
제4항에 있어서,

상기 부가 전류 발생부는 상기 전압 비교기의 출력을 내부에 저장된 값에 부가하고, 부가된 결과를 갱신하여 갱신된 값을 코드로서 출력하기 위한 메모리를 가지며,

상기 부가 전류 발생부는 상기 메모리로부터 출력되는 상기 코드에 기초하여 상기 부가 전류를 발생하는 것을 특징으로 하는 PLL 회로.
제5항에 있어서,

상기 전압 제어 발진기는,

상기 제어 전압을 전류로 변환하는 전압 전류 변환기와,

상기 전압 전류 변환기의 출력과 상기 부가 전류의 출력과의 가산치에 기초하여 상기 발진 주파수를 제어하는 전류 제어 발진기를 포함하는 것을 특징으로 하는 PLL 회로.