KR100767319B1

KR100767319B1 - 고주파 발진기

Info

Publication number: KR100767319B1
Application number: KR1020010034834A
Authority: KR
Inventors: 메흐메트 아이펙; 마틴 리거; 하인리히 슈만
Original assignee: 톰슨 라이센싱
Priority date: 2000-06-28
Filing date: 2001-06-19
Publication date: 2007-10-17
Also published as: CN1171385C; ATE311039T1; JP2002064377A; CN1336728A; JP4970667B2; US20020011902A1; TW595088B; DE60115158T2; KR20020001546A; DE60115158D1; US6549082B2

Abstract

5GHz와 6GHz 사이의 가용 주파수 밴드에서 무선 네트워크에 적합하며, 충분히 집적된(integrated) 6GHz 발진기가 제공된다. 고주파 발진기는 기준 발진기(6)와; 위상 주파수 검출기(1), 전하 펌프(charge pump)(2), 링 발진기(4) 및 디바이더(divider)(5)로 이루어진 위상-동기 루프 회로를 포함하며, 상기 기준 발진기(6)는 주파수 제어를 위하여 위상 주파수 검출기(1)에 연결된다. 상기 링 발진기(4)는, I/Q 출력 신호를 생성하도록, 이중의 출력 단계를 갖는 두 개의 증폭기를 포함하는 대칭 지연 셀 발진기이다. 상기 기준 발진기(6)는 1.25 - 1.5 GHz의 범위에서 동작하며, 낮은 위상 잡음을 제공하기 위하여 외부 탱크 회로(7)를 구비하는 콜피츠(Colpitts) 형 디지털 제어 주파수 합성기이고, 상기 디바이더(5)의 디바이딩 팩터는 5에서 6GHz 범위의 동조(tuned) 출력을 제공하기 위하여 4이다. 상기 위상-동기 루프 회로는, RF 어플리케이션에 적합한 BICMOS 실리콘/게르마늄 공정을 유리하게 이용함으로써, 기준 발진기와 함께 집적 회로에 집적된다.

Description

고주파 발진기{HIGH FREQUENCY OSCILLATOR}

도 1은 5GHz에서 6GHz의 범위에서 동작하는 고주파 발진기

도 2는 도 1에 도시된 고주파 발진기의 전하 펌프

도 3은 도 1에 도시된 고주파 발진기의 링 발진기

도 4는 위상 검출기를 구비한 루프를 포함하는, 도 1에 따른, 링 발진기

도 5는 위상 및 주파수 제어를 위한 장치를 포함하는, 도 3에 따른, 지연 셀 발진기

도 6은 도 5에 따른 지연 셀 발진기의 회로도

<도면 주요 부분에 대한 부호의 설명>

1 : 위상 주파수 검출기 2 : 전하 펌프

3 : 루프 필터 4 : 링 발진기

5 : 디바이더 6 : 기준 발진기

7 : 탱크 회로

본 발명은 위상-동기 루프(phase-locked loop)(PLL)를 포함하며, 5GHz에서 6GHz의 밴드에서 동조된 주파수 범위를 제공하는 고주파 발진기에 관한 것이다.

현재 5GHz에서 6GHz의 밴드에서 새로운 무선 서비스를 확립하기 위한 다양한 활동(예를 들면, 유럽의 Hyperlan2, 미국의 IEEE 802.11a)이 전개되고 있다. 따라서, 양호한 위상 잡음(good phase noise)을 포함하는 집적된 발진기 및 I/Q 생성 회로에 대한 요구가 높다.

위상-동기 루프를 사용하는 고주파 발진기는 예를 들면, "Der Elektroniker(No. 6/1975)"에 실려 있는 Roland Best의 "Theorie und Anwendungen des Phase-Locked Loops"와 같은 문헌에 잘 알려져 있다. 위상 주파수 검출기, 필터를 구비하는 전하 펌프(charge pump), 전압 제어 발진기 및 디바이더(divider)를 포함하는 위상-동기 루프를 구비하며, 기준 주파수에 의해 제어되는 고주파수 발진기는 "A FULLY MONOLITHIC 1.25GHz CMOS FREQUENCY SYNTHESIZER"(Mehmet Soyuer et al. Symposium on VLSI Circuit, US, NEW YORK, IEEE, 9 June 1994, pages 127-128, ISBN: 0-7803-1919-2), "A 6 GHz INTEGRATED PHASE-LOCKED LOOP USING ALGAAS/GAAS HETEROJUNCTION BIPOLAR TRANSISTOR"(Buchwald et al. IEEE Journal of Solid State Circuits, US, IEEE Inc. NEW YORK, Vol. 27, No. 12, 01.12.1992 pages 1752-1762, XP000329025) 및 "Fully integrated CMOS phase-locked loop with 15 to 240 MHz locking range and 50 ps jitter"(Novof et al. IEEE Journal of Solid State Circuits, US, IEEE Inc. NEW YORK, Vol. 30, No. 11, 01.11.1995, pages 1259-1266, XP000553064)에 공지되어 있다. GHz 범위에 있는 충분히 집적된 발진기 및 링 발진기(ring oscillator)에 관한 그 이상의 참조문헌은 "AN 8 GHz SILICON BIPOLAR CLOCK-RECOVERY AND DATA-REGENERATOR IC"(Pottbaecker and Langmann, IEEE Journal of Solid State Circuits, IEEE, Dec. 1994, Vol. 29, pp 1572-1576)에서 찾을 수 있다.

따라서, 본 발명의 목적은 5GHz에서 6GHz의 밴드에서 양호한 위상 잡음을 갖고, IC에 효율적인 비용으로 집적이 가능한 고주파 발진기를 제공하는 것이다.

이러한 목적은 청구범위 제 1항에 기재된 발명에 의하여 성취될 수 있다. 본 발명의 유리한 전개는 그 이후의 종속항에 기재된다.

본 발명의 고주파 발진기는 기준 발진기와; 위상 주파수 검출기, 전하 펌프, 링 발진기 및 디바이더(divider)로 이루어진 위상-동기 루프 회로를 포함하며, 상기 기준 발진기는 주파수 제어를 위하여 위상 주파수 검출기에 연결된다. 상기 기준 발진기는 1.25 - 1.5 GHz의 범위에서 유리하게 동작하며, 낮은 위상 잡음을 제공하기 위하여 외부 탱크 회로를 구비하는 콜피츠(Colpitts) 형 디지털 제어 주파수 합성기이고, 상기 디바이더의 디바이딩 팩터(dividing factor)는 5GHz에서 6GHz 범위의 동조(tuned) 출력을 제공하기 위하여 4이다. 상기 링 발진기는 두 개의 지연 셀 증폭기를 구비하는 대칭 지연 셀 발진기인데, 이러한 대칭 지연 셀 발진기는 접지에 무관한(ground-free) I/Q 출력 신호를 유리하게 제공하며, 위상-동기 회로에 의한 매우 낮은 위상 잡음을 갖는다.

상기 위상-동기 루프 회로는, RF 어플리케이션에 적합한 BICMOS 실리콘/게르 마늄 공정을 유리하게 이용함으로써, 기준 발진기와 함께 집적 회로에 집적된다. 기준 발진기의 탱크 회로와 전하 펌프의 루프 필터는 집적 회로의 외부에 있다. 유리한 실시예, 특히 전하 펌프 및 링 발진기에 관한 실시예는 종속항에서 제시될 것이고 이후의 기술에서 설명될 것이다.

지금부터 실시예를 통하여 본 발명이 아래에서 도면을 참조함으로써 설명될 것이다.

도 1에 도시된 것과 같이, 동조 회로 및 외부 탱크 회로(7)를 갖는 기준 발진기(6)는, 양호한 위상 잡음을 갖는 기준 주파수를 제공하기 위하여, VCO로 사용된다. 5GHz에서 6GHz에 이르는 국부 발진기(local oscillator)(LO)의 범위를 커버하기(cover) 위하여, 1.25GHz에서 1.5GHz에 이르는 작은 동조 범위가 기준 발진기(6)에 바람직하게 사용할 수 있다. 이것은 적당히 높은 Q값을 갖는 외부 LC-탱크(7)에 의하여 성취될 수 있다.

기준 발진기(6)의 기준 주파수는, 1.25GHz에서 1.5GHz까지의 주파수 범위에서 동작하고, 루프 필터(3)를 갖는 전하 펌프(2), 링 발진기{지연 셀 발진기(delay cell oscillator : DCO)}(4) 및 디바이더(5)를 더 포함하는 위상-동기 루프(PLL)의 위상-주파수 검출기(1)에 인가된다. PFD{위상-주파수 검출기(phase-frequency detector)}(1)는 DCO(4)의 위상과 진동수를 기준 발진기(6)에 대하여 비교한다. PFD의 출력은 전하 펌프(2)의 루프 필터(3)에 의해 필터링 되며 진동수 제어를 위하여 DCO(4)에 인가된다.

전하 펌프(2)와 루프 필터(3)에는 교란 또는 동조 제어 전압을 회피하기 위 하여 충분한 차동 장치(fully differential architecture)가 사용된다. 루프 대역폭이 크면, 위상 변화에 대한 루프의 반응은 빨라지고, 그에 따라 위상 잡음이 감소된다. DCO 주파수는, PFD(1)에 인가되기 이전에, 디바이더(5)에 의하여 4로 분할된다. 이러한 이유 때문에, PLL-제어 DCO의 위상 잡음 성능은, 이론 상, 12dB 만큼 기준 소스(6)보다 나쁘다.

위상-주파수-검출기(1)는 두 개의 D-플립플랍(D-flipflops : DFF) 및 리셋(RESET) 경로를 위한 앤드-게이트(AND-gate)로 구성되어 있다. ECL-구조(ECL-structures)가 사용되며, 최대 1.8GHz에 이르기까지 동작하도록 최적화된다. 기준 소스로서 외부 LC-탱크(7)를 갖는 집적된 콜피츠(Colpitts) 형 발진기가 기준 발진기(6)로 사용된다. 디바이딩 팩터가 4인 디바이더(5)는 ECL-플립플랍으로 실현되며 속도와 전류 소모의 측면에서 최적화된다.

지금부터 지연 셀 발진기(DCO)(4)와 전하 펌프(2)가 도 2 및 도 3을 참조하여 좀더 상세히 설명될 것이다.

도 2에 따른 전하 펌프(2)는, 단지 핀-패드-인터페이스(pin-pad-interface)에 의하여 외부 루프 필터(3) 및 루프 필터(3) 자체에 제한되는, 넓은 대역폭을 갖는다. 이것은 신호 경로에서 단지 npn-트랜지스터를 사용하는 장치(architecture)에 의하여 달성될 수 있고, 빠른 pnp 또는 pMOS 트랜지스터를 요구하지는 않는다. 제 1의 전류 소스인 pnp 트랜지스터(12)는 npn-트랜지스터 쌍(11)의 콜렉터에 V_ref에 의해 제어되는 일정 전류 I₀를 인가한다. npn-트랜지스터 쌍(11)의 입력(IN_ch)에 PFD(1)의 출력 신호가 인가된다. 트랜지스터 쌍(11)의 에미터는 제 2의 전류 소스(2^*I₀)를 통하여 접지(GND)에 연결된다. 출력(OUT_ch)에는 ±2 ×I₀- I₀의 차가 외부 루프 필터(3)로 흐른다. 루프 필터(3)에서의 신호는 버퍼(13)에 의하여 감지되어 출력 제어 전압(V_cont)으로서 DCO(4)의 제어 입력으로 포워드된다(forward).

출력 노드를 적절한 동작 범위에 있게 하기 위하여, 공통 모드 증폭기(14)는 pnp-트랜지스터(12)의 평균 전류를 정확히 npn-트랜지스터(11)의 전류의 반이 되도록 제어한다. 클램프 회로(clamp circuit)(15)는 DCO(4)의 제어 신호가 제한된 범위 내에 있도록 한다. 루프 필터(3)는 동조 라인(tuning line)상에서 교란과 크로스토크(crosstalk)를 피하기 위하여 차동적으로(differentially) 연결된다. 즉, 루프 필터(3)에는 접지 경로가 없다. 이것은 DCO(4)의 가파른(steep) 동조 특성을 위하여 필요하다.

도 3에 도시된 것처럼, 전압 제어 DCO(4)는 두 개의 증폭기(A1, A2) 로 구성되어, 대칭 링 발진기를 형성한다. 도 2의 전하 펌프(2)로부터의 전압(V_cont)은 제어 증폭기(Ac)를 통하여 증폭기(A1 및 A2)를 위한 종지 전류(tail current)(2I₀)를 제어한다(또한 도 6을 참조). 증폭기(A1 및 A2)의 지연은 전류(2I₀)에 거의 선형적으로 의존하는데, 이는 주파수 동조의 선형적인 특성을 가능하게 한다. 증폭기(A1,A2)의 전류 출력은 부하 저항(R_c)의 양단에서의 전압강하를 야기하는데( 도 6을 참조), 이는 약 I₀×R_c/V_T의 작은-신호 이득을 초래한다.

전적으로 칩(집적 회로) 상에 차동 장치를 구현함으로써, LO 누설(leakage)과 같은 RF 간섭 효과는 최소화될 수 있다. 이것은 현대의 직접 변환 수신기 개념에서는 필수적인 것이다. 회로 원리는 수-GHz(multi-GHz) 범위에서 충분히 집적된 발진기에 적합하며, 매우 넓은 동조 범위를 제공한다.

링 발진기의 위상 잡음은 많은 연구에서 모델링되어 왔으며, 그 예를 위해서는 참조문헌 "Jitter and Phase Noise in Ring Oscillator"( A.Hajimiri, S.Limotyrakis and T.H.Lee IEEE Journal of Solid-State Circuits, IEEE, June 1999, Vol. 34, pp. 790-804 [1]) 및 "A Study of Phase Noise in CMOS Oscillators"( B.Razavi IEEE Journal of Solid-State Circuits, IEEE, March 196, Vol. 31. pp. 331-343 [2])을 참조하라. 이 연구에서의 위상 잡음 계산은 포괄적인 연구인 참조문헌 "The Design of Low Noise Oscillators"(T.H.Lee Kluwer Academic Publishers, Norwell, Massachusetts, USA, 1999 [3] )을 따른다.

참조문헌 [3]의 단일-측파대(single-sideband) 위상 잡음 계산을 도 3에 도시된 바이폴라 차동 링 발진기(4)에 적용시키면, 우리는 다음 식을 얻을 수 있다.

이 수학식 1에서 N은 지연 단계의 수이며, f₀는 발진 주파수이며 △f는 위상 잡음이 측정되는 주파수 오프셋이다. 잡음 소스로서, 콜렉터 전류 샷(shot) 잡음 및 부하 저항의 잡음은 고려되지만, 베이스 저항의 잡음 및 1/f-잡음은 무시된다. 저 전력 설계(low power design)와는 모순되지만, 도 1로부터 종지 전류(I₀) 및 전압 변동(voltage swing)(R_c×I₀)이 커야한다는 것을 이해할 수 있을 것이다. 수학식 1로부터 내릴 수 있는 그 이상의 결론은 지연 단계의 수를 최소화해야 한다는 것이다.

N=2, I₀=400 μA, R_c=400Ω, f₀=6GHz 및 △f=10kHz 라고 놓고 수학식 1을 계산하면, L(10kHz) = -41dBc/Hz의 위상 잡음을 얻을 수 있다. 이 결과는, QAM과 같은 고차 변조 방식을 사용하는 시스템에 있어서, 발진기는 각기 저 위상 잡음의 기준 발진기를 갖는 광대역(wideband) PLL에 의하여 제어되어야함을 의미한다.

그러므로, 지연 셀 발진기(4)의 위상 잡음 성능은 현대의 디지털 전송 시스템의 필요를 만족시키지는 않는다. 기준 발진기(6)는, PLL 내에서 제어될 때, 루프 대역폭 내에서 VCO의 위상 잡음을 지배한다. 따라서, 주파수 오프셋(△f)의 함수로서 PLL-출력의 위상 잡음(S_φo)은 다음의 수학식으로 표현될 수 있다.

수학식 2에서 S_φDCO는 수학식 1에 따라 계산된 DCO의 위상 잡음을 나타내고, S_φref는 기준 발진기(6)의 위상 잡음을 나타내고, G(△f)는 포워드(forward) 루프 이득을 나타내며 H(△f)는 리버스(reverse) 루프 이득을 나타낸다.

기준 발진기(6)는 공진 주파수(resonance frequency))(f_0ref)및 양호도(quality factor)(Q_ref)를 갖는 탱크 회로(7)의 잡음 지수(noise figure)(F_ref) 및 출력 파워(P_ref)를 저지할 때에, 기준 발진기(6)의 위상 잡음(S_φref)은 리손 방정식(Leesons formula)에 따라 다음과 같이 표현될 수 있다.

포워드 루프 이득{G(△f)}은 수학식 4에 따라 위상 검출기 및 전하 펌프 상수(K_φ), 루프 필터(3)의 임피던스(Z_L) 및 VCO(4)의 동조 상수(K_VCO)에 의존한다.

리버스 루프 이득{H(△f)}은 디바이더 비(N)의 함수로써 수학식 5로 표현될 수 있다.

수학식 3 내지 수학식 5를 수학식 2에 대입하면, PLL 회로(1-5)의 위상 잡음 을 계산할 수 있다. 실제적인 실시예에서 계산은 다음의 가정에 기초한다.

·f_DCO = 6GHz 에 대하여 3.1절에서 계산된 DCO 위상 잡음

·DCO 동조 상수 K_DCO = 1000 2π MHz/V

·위상 검출기 상수 K_Φ = 0.5 mA/(2πrad)

·디바이더 펙터 N = 4

·C₁ = 0, C₂ = 22pF, R₂ = 15kΩ를 갖는 루프 필터 Z_L

·기준 발진기 Q_ref = 20, f_0ref = 1.5GHz, F_ref = 3, P_ref = 0.2mW

결과적으로, PLL은 위상 잡음을 향상시킬 수 있는데, 예를 들면 10kHz 오프셋 주파수에서 -41dBc/Hz{제어 없이 작동하는 VCO(free running VCO)}로부터 -78dBc/Hz(VCO는 PLL 제어된다)까지 향상될 수 있다. 그러나, 주파수가 작아질수록 기준 발진기(6)의 위상 잡음이 증가하기 때문에 위상 잡음은 증가한다. 루프 필터(3)의 선택은, PLL의 특성 주파수에서 루프 필터가 공진에 영향을 준다는 점에서 임계적이다. 양호한 위상 잡음 성능을 얻기 위해서는 저-잡음-기준(low-noise-reference) 발진기(6)는 Q_ref가 20보다 큰(Q_ref〉20) 높은-Q-공진기(high-Q-resonator)상에서 동작하여야 하며, 루프 PLL의 대역폭은 20MHz보다 커야한다(〉20MHz).

측정에 의하면, DCO 주파수는 3.5GHz에서부터 6GHz까지 동조될 수 있다. 위상 잡음 성능은 기준 발진기(6)에 의하여 제한을 받는다. 1.25GHz 동작 주파수에서 L(10kHz) = -104 dBc/Hz인 외부 기준을 이용하면, 측정된 위상 잡음은 전체적으로 5GHz에서 -90 dBc/Hz이다. 이것은 기준과 DCO 사이에서의 위상 잡음면에서 이론적으로 예측되는 12dB의 감소보다 2dB 나쁜 것이다.

고주파 발진기는, 도 4에 도시된 것처럼, 링 발진기(4)의 I/Q 출력 신호에 연결된 위상 검출기(21)를 갖는 제 2의 루프를 또한 포함할 수도 있다. 위상 검출기(21)는 I와 Q신호간의 위상차(phase difference)가 90도와 다를 때에 링 발진기(4)에 에러 신호(V_phase)를 제공함으로써, 고주파 발진기의 동작 중에 완전한 주파수 대역폭에서 I와 Q신호간의 위상차가 항상 90도(orthogonality)가 되도록 한다.

위상 제어 신호(V_phase)는, 도 5에 도시된 것처럼, 링 발진기(4)의 지연 셀 증폭기(A1및 A2)에 연결된다. 지연 셀 증폭기(A1 및 A2)는 직렬로 연결되고, 각각 90도의 위상 쉬프트(shift)를 제공한다. 지연 셀(A1 및 A2)의 출력은 접지에 무관하며, 지연 셀(A2)의 출력은 I+ 및 I- 신호를 위해 사용되고, 지연 셀(A1)의 출력은 Q+ 및 Q- 신호를 위해 사용된다(또한 도 3을 참조). 지연 셀(A2)의 출력은 인버전(inversion)(IV)을 통하여 지연 셀(A1)의 입력에 연결되어, 360도의 발진 조건이 성취된다.

링 발진기(4)는 지연 셀(A1 및 A2)의 각각에 2I₀의 전류를 제공하기 위하여 추가로 증폭기 섹션(2I₀)을 포함하고, 진동수 제어를 위하여 전하 펌프(2)의 제어 신호(V_cont)가 상기 증폭기 섹션(2I₀)에 연결된다. 증폭기 섹션(2I₀)은 동일하기 때문에 지연 셀(A1 및 A2)은 대칭적으로 동조된다. 증폭기 섹션(2I₀)은 동일한 전류 소스(23)에 연결된다.

위상 검출기(21)의 제어 신호는, 증폭기 섹션(2I₀)의 각각에 연결된, 제어 가능한 전류 소스(22)에 연결된다. 전류 소스(22)를 통해 제어 전압(V_phase)은 전류 소스(23)의 전류의 비대칭을 제공하고, 이에 따라 I/Q 신호의 요구된 90도의 위상차의 어긋남이 교정된다.

지연 셀 발진기(4)의 상세한 회로도는 도 6에 도시되어 있다. 링 발진기(4)는 본질적으로 지연 셀 증폭기(A1 및 A2), 인버전(IV)을 갖는 피드백 루프 및 위상과 주파수 제어를 위한 제어 증폭기(Ac)로 구성된다. 지연 셀 증폭기(1)는 지연 셀 증폭기(A2)의 증폭기(32)의 입력에 연결되는 증폭기(31)을 포함하는데, 상기 증폭기(31)의 출력은 공급 전압(VCC)에 연결된 부하 저항(R_C)을 통하여 출력 신호(I+/I- 및 Q+/Q-)를 제공한다.

증폭기(31)의 출력에는 증폭기(31)의 지연, 그리고 그 결과의 주파수 동조를 위하여 두 개의 증폭기(33,34)가 연결된다. 대칭 지연 셀 발진기를 제공하기 위하여, 지연 셀 증폭기(A2)는 지연 셀 증폭기(A1)의 대응하는 증폭기(32,35,36)와 함께 셋업된다.

증폭기(37)의 출력은 신호(Q+, Q-)의 전압 제어를 제공하기 위하여 증폭기(33,34)의 입력에 연결되고, 지연 즉 각각의 주파수 조정을 위하여 증폭기(33,34)의 출력에 연결된다. 주파수 조정은 제어 증폭기(Ac)의 증폭기(37)에 의하여 제공되는데, 상기 증폭기(37)의 입력에는 제어 전압(V_cont)이 인가되고 출력에는 공급 전압으로서 증폭기(33,34)에 연결된다. 지연 셀(A2)에 대한 증폭기(35,36)는 증폭기(33,34)와 같은 방식으로 셋업된다. 제어 증폭기(Ac)는 지연 셀(A2)을 위한 증폭기(38)을 더 포함하는데, 상기 증폭기(38)의 입력에는 지연 셀(A1 및 A2)의 대칭적인 동조를 위하여 제어 신호(V_cont)가 역시 인가된다.

제어 증폭기(Ac)는 증폭기(39)를 추가로 포함하는데, 상기 증폭기(39)의 입력측에는 위상 제어 신호(V_phase)가 인가된다. 증폭기(39)의 출력은 각각 증폭기(37,38)에 연결되는데, 이는 출력 신호(I 및 Q)에 대하여 90도의 정확한 위상차를 얻기 위하여 증폭기(38)에 대해 증폭기(37)를 쉬프팅시키기(shifting) 위한 것이다. 그러므로 지연 셀 발진기(4)는 주파수 제어를 위하여 두 개의 대칭적인 증폭기 섹션(33,34,37;35,36,38)을 포함하고, 위상 제어를 제공하며 상기 증폭기 섹션에 연결되는 증폭기(39)를 포함한다.

5GHz에서 6GHz의 밴드에서 양호한 위상 잡음을 갖고, IC에 효율적인 비용으로 집적이 가능한 고주파 발진기가 개시되었다.

Claims

기준 발진기(6)와;

위상 주파수 검출기(1), 전하 펌프(charge pump)(2), 링 발진기(4) 및 디바이더(divider)(5)로 이루어진 위상-동기 루프 회로(phase-locked loop circuit)

를 포함하는 고주파 발진기로서,

상기 기준 발진기(6)는 주파수 제어를 위하여 상기 위상 주파수 검출기(1)에 연결되며, 상기 링 발진기(4)는 두 개의 지연 셀 증폭기(A1,A2)를 구비하는 대칭 지연 셀 발진기이며, 상기 두 개의 지연 셀 증폭기(A1,A2)는 접지 없는(ground-free) I 및 Q 출력 신호의 생성을 제공하기 위하여 이중의 출력 단(dual output stage)을 포함하는, 고주파 발진기에 있어서,

상기 고주파 발진기는 I 및 Q 출력 신호 사이의 위상 제어를 위해 상기 링 발진기(4)의 상기 I 및 Q 출력 신호에 연결된 위상 검출기(21)를 갖는 루프(루프 Ⅱ)를 더 포함하는 것을 특징으로 하는, 고주파 발진기.
제 1항에 있어서, 상기 기준 발진기(6)는 탱크 회로(7)를 갖는 콜피츠(Colpitts) 형 발진기이고, 상기 기준 발진기(6) 및 상기 위상-동기 루프 회로는 집적 회로 내에 집적되고, 상기 탱크 회로(7)는 상기 집적 회로의 외부에 있는 것을 특징으로 하는, 고주파 발진기.
제 1항 또는 제 2항에 있어서, 상기 기준 발진기(6)의 동조 범위(tuning range)는 1.25 - 1.5GHz이고, 상기 디바이더(5)의 디바이딩 팩터(dividing factor)는 5 - 6GHz의 동조된 출력 범위를 제공하기 위하여 4인 것을 특징으로 하는, 고주파 발진기.
제 1 항 또는 제 2 항에 있어서, 상기 전하 펌프(2)는 접지 없는 루프 필터(3)를 포함하고, 상기 루프 필터(3)는 상기 집적 회로 외부에 있는 것을 특징으로 하는, 고주파 발진기.
제 4항에 있어서, 상기 전하 펌프(2)의 입력 단은 차동 증폭기(differential amplifier)이고 신호 경로에 npn-트랜지스터(11)만을 포함하는 것을 특징으로 하는, 고주파 발진기.
제 5항에 있어서, 상기 전하 펌프(2)는 두 개의 pnp-트랜지스터(12)를 갖는 제 1전류 소스 및 제 2의 공통 전류 소스(2I₀)를 포함하고, 상기 제 1 및 제 2전류 소스는 차동 증폭기(11)에 연결되고, 그리고 pnp-트랜지스터의 각각에 제 2전류 소스(2I₀)의 전류의 절반을 제공하기 위하여 제 1전류 소스(12)의 전류는 기준 전압(V_ref)에 의해 제어되는 것을 특징으로 하는, 고주파 발진기.
제 1항 또는 제 2항에 있어서, 상기 지연 셀 발진기(4)는 지연 셀 증폭기(31,32)의 출력에 각각 연결되는 주파수 제어를 위한 두 개의 대칭 증폭기 섹션(33,34,37;35,36,38) 및 상기 두 개의 증폭기 섹션(33,34,37;35,36,38)에 연결되는 위상 제어를 위한 증폭기(39)를 포함하는 것을 특징으로 하는, 고주파 발진기.
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