SU1269123A1 - Узел формировани переноса в сумматоре - Google Patents

Узел формировани переноса в сумматоре Download PDF

Info

Publication number
SU1269123A1
SU1269123A1 SU853879713A SU3879713A SU1269123A1 SU 1269123 A1 SU1269123 A1 SU 1269123A1 SU 853879713 A SU853879713 A SU 853879713A SU 3879713 A SU3879713 A SU 3879713A SU 1269123 A1 SU1269123 A1 SU 1269123A1
Authority
SU
USSR - Soviet Union
Prior art keywords
transfer
node
inputs
transistors
inverse
Prior art date
Application number
SU853879713A
Other languages
English (en)
Inventor
Алексей Ефимович Заболотный
Сергей Николаевич Косоусов
Владимир Алексеевич Максимов
Ярослав Ярославович Петричкович
Иван Дмитриевич Якушев
Original Assignee
Организация П/Я В-8466
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Организация П/Я В-8466 filed Critical Организация П/Я В-8466
Priority to SU853879713A priority Critical patent/SU1269123A1/ru
Application granted granted Critical
Publication of SU1269123A1 publication Critical patent/SU1269123A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относитс  к области вычислительной техники и электроники и может быть использовано при построении универсальных и специали- зированных цифровых устройств и машин , к которым предъ вл ютс  повышенные требовани  по быстродействию и надежности. Цель изобретени  - повышение надежности. Цель достигаетс  тем, что в ,известной схеме узла формировани  разр дного переноса сумматора, содержащей полусумматор, входыкоторого подключены к входам разр дных переменных, двунаправленный ключ на МДП-транзисторах, затворы транзисторов п- и р-типа которого соединены соответственно с пр мым и инверсным выходами полусумматора , информационный вход ключа соединен с входом переноса, а выход подключен к стокам двух МДП-транзисторов разного типа проводимости, исс токи транзисторов соединены с соответствующими входами полусуммато (Л ра, а затворы транзисторов р- и п-типа подключены к пр мому и инверсному выходам полусумматора. 1 ил., 1 табл.

Description

to

Claims (1)

  1. со Изобретение относитс  к вычислительной технике и может быть исполь зовано в интегральных схемах обработки цифровой информации на ВДПтранзисторах . Цель изобретени  - упрощение кон струкции узла формировани  переноса в сумматоре. На чертеже представлена принципиальна  схема узла формировани  переноса в сумматоре. Узел формировани  переноса в сум маторе содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1, имеющий входы 2 и 3,входы 4 и 5 операндов, двунаправленный ключ 6 на МДП-транзисторах,, имеющий пр мой 7 и инверсный 8 управл ющие входы. Элемент ИСКЛЮЧ ШILEE ШШ 1 имеет пр мой 9 и инверсный 10 входы, двунаправленный ключ 6 - информационный вход 11, соединенный с входом 12 переноса узла, выход 13 двунаправленного ключа сое динен с выходом переноса узла. Кроме того, узел содержит МДП-транзисторы 14 и 15 соответственно р- и п-типа. Узел формировани  переноса работает следующим образом. При поступлении на входы 4 (а) и 5 (Ь; ) разр дов операндов разных логических уровней на пр мом 9 (с; ) и инверсном 10 (с;) выходах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1 устанавливаютс  уровни 1 и О соответственно , открывающие двунаправленный ключ 6, который пропускает информацию с входа 12 (PC ) ВХОДНОГО переноса на выход 13 (p. ) УЗла. МДП-транзисторы 14 и 15 в это врем  закрыты. При наличии на входах 4 (а;) и 5 (Ь () разр дов операндов одинаковых логических уровней на пр мом 9 (с-) и инверсном 10 (с; ) выходах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1 установ тс  уровни О и 1 соответственно , ключ 6 закрываетс , а транзисторы 14 и 15 открываютс , пропуска  на выход 13 (р-) узла информацию с входа. Работа узла отражена в таблице. Из таблицы видно, что схема работает в соответствии с уравнени м С; а;Ь + atbt ;Ci а b; + aibi . 23 ( a,+bc) Pitt PiCe + R C; + a, b; Формула изобретени  Узел формировани  переноса в сумматоре, содержащий элемент ИСКЛЮЧАИЦЕЕ ИЛИ с пр мым и инверсным выходами, двунаправленный ключ, МДП-транзистор п-типа и МДП-транзистор р-типа формировани  переноса , причем информационный вход двунаправленного ключа соединен с входом переноса узла, а информационньш выход - с выходом переноса узла, пр мой и инверсный управл ющие входы двунаправленного ключа соединены соответственно с пр мым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого соединены с входами первого и второго операндов узла, стоки МДП-транзисторов п- и р-типа формировани  переноса соединены с выходом переноса узла, о т л и ч аю щ и и с   тем, что, с целью упрощени  его конструкции, стоки МДПтранзисторов р- и п-типа формировани  переноса соединены соответственно с входами первого и второго операндов узла, а затворы МДП-транзисторов р- и п-типа формировани  переноса соединены соответственно с пр мым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.
SU853879713A 1985-04-04 1985-04-04 Узел формировани переноса в сумматоре SU1269123A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853879713A SU1269123A1 (ru) 1985-04-04 1985-04-04 Узел формировани переноса в сумматоре

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853879713A SU1269123A1 (ru) 1985-04-04 1985-04-04 Узел формировани переноса в сумматоре

Publications (1)

Publication Number Publication Date
SU1269123A1 true SU1269123A1 (ru) 1986-11-07

Family

ID=21171491

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853879713A SU1269123A1 (ru) 1985-04-04 1985-04-04 Узел формировани переноса в сумматоре

Country Status (1)

Country Link
SU (1) SU1269123A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1100620, кл. G 06 F 7/50, 1983. За вка JP № 54-42573, кл. G 06 F 7/50, 1979. *

Similar Documents

Publication Publication Date Title
US5151875A (en) MOS array multiplier cell
US4710649A (en) Transmission-gate structured logic circuits
US4713790A (en) Exclusive OR/NOR gate having cross-coupled transistors
US4471454A (en) Fast, efficient, small adder
EP0097779A1 (en) Logic circuit
US3766371A (en) Binary full adder-subtractors
US4749886A (en) Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate
US3602705A (en) Binary full adder circuit
US4559609A (en) Full adder using transmission gates
KR850006089A (ko) 논리 전가산 기회로
SU1269123A1 (ru) Узел формировани переноса в сумматоре
JP2519227B2 (ja) 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路
US4583192A (en) MOS full adder circuit
EP0224841B1 (en) Logic arithmetic circuit
EP0224656A3 (en) Cmos technique multistage carry ripple adder with two types of adder cells
SU1177809A1 (ru) Узел формирования переноса в сумматоре
EP0249040B1 (en) Booth's conversion circuit
SU1287147A1 (ru) Узел формировани переноса в сумматоре
SU1270756A1 (ru) Сумматор
JPH0460252B2 (ru)
SU1223223A1 (ru) Формирователь переноса
SU1406591A1 (ru) Сумматор
SU1148114A1 (ru) Логический элемент
SU1381490A1 (ru) Одноразр дный сумматор на МОП-транзисторах
SU943712A1 (ru) Одноразр дный двоичный сумматор