JPH0410029A - 先行１検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、２進データの最上位ピッ）　（ＭＳＢ）から
の連続する０の数を検出する先行１検出回路に関する。

［従来の技術］ 浮動小数点演算を行なうシステムでは、一般に規格化さ
れたデータ形式（ＩＥＥＥ７５４）が使用される。この
データ形式は、仮数部のＭＳＢが必ずＩＩ　１１１とな
る形式であり、このデータ形式への変換を正規化と呼ん
でいる。この正規化を実行するため、従来から２進デー
タのＭＳＢからの連続する“０”の数を検出し、その検
出結果をエンコードすることによって、データのシフト
数を求める先行１検出回路が使用されている。

第４図は、従来の先行１検出回路の構成を示すブロック
図である。

この先行１検出回路は、データのビット数分だけ設けら
れた複数のレジスタ１゜、１１．・・・１９．・・・と
、これらのレジスタ１゜、１３．・・・の出力をエンフ
ードしてシフト数を示す２進コードを出力するエンコー
ダ２とから構成されている。

レジスタ１゜、１□、・・・ＩＬＩ　・・・は、夫々２
進データのＭＳＢ、ＭＳＢ−１，＝、ＭＳＢ−ｎ。

・・・をラッチし、ＭＳＢからみて最初に“Ｉ　ＩＩが
立ったビット（以下、先行１ビットと呼ぶ）の出力のみ
を“１”、その他のビットを“Ｏｎとするデータを出力
する。

これらのレジスタ１゜、１１１・・・のうち、レジスタ
１゜に着目すると、このレジスタ１゜は次のように構成
されている。即ち、２進データのＭＳＢデータは、ラッ
チ信号ＬＡに同期するクロックドインバータ３゜によっ
てレジスタ１゜の内部に取り込まれ、ラッチ回路４゜に
よってラッチされるようになっている。ラッチ回路４゜
の出力は、インバータ５゜によって反転され、トランス
ファゲート６゜のゲートに供給されると共に、ＮＯＲゲ
ート７゜の一方の入力端に入力されている。このＮＯＲ
ゲート７゜の他方の入力端には、キャリーライン８から
の信号が入力されている。また、キャリーライン８と電
源端子との間には、クロック信号ＣＬＫによって制御さ
れキャリーライン８をプリチャージするためのＰチャネ
ルトランジスタ９゜が接続されている。

他のレジスタ１１．・・・、１ｎ、・・・も、全てこれ
と同様の構成を有している。レジスタ１゜、ＩＩ。

・・・に夫々設けられたトランスファゲート６ｏ１６８
．・・・１６１’１１　・・・は、キャリーライン８に
直列に介挿されている。また、キャリーライン８は、そ
のＭＳＢ側の端部がＮチャネルトランジスタ１０からな
るキャリーバッファ１２を介して接地されたものとなっ
ている。このＮチャネルトランジスタ１０のゲートはキ
ャリー人力用の制御信号ＣＮＴによって制御されるよう
になっている。

このように構成された先行１検出回路において、いま、
入力される２進データのＭＳＢが“０”ＭＳＢ−１が“
１”である場合の動作について説明する。

第５図は、この回路の動作を示すタイミング図である。

ラッチ信号ＬＡに同期してデータがラッチ回路４ｏ、４
ｔにラッチされると、インバータ５゜。

５１の出力は、夫々“′１”、“′Ｏ″となるため、ト
ランスファゲート６゜、６１は、夫々オン、オフとなる
。また、キャリーライン８は、Ｐチャネルトランジスタ
９゜、９１によってプリチャージされている。

ここで、制御信号ＣＮＴがＨレベルになると、キャリー
バッファ１２がオンするので、キャリーが入力され、ト
ランスファゲート６、の前段までのキャリーライン８が
Ｌレベルに変化する。しかし、トランスファゲート６、
がオフ状態であるから、このトランスファゲート６、よ
りも後段のキャリーライン８はＨレベルを維持する。こ
のため、ＮＯＲゲート７、の出力のみが１”になり、そ
の他のＮＯＲゲート７゜、・・・、７゜、・・・の出力
は全て“０”になる。

そして、これらのレジスタ１゜、１１．・・・１、、、
・・・の出力がエンコーダ２に入力され、シフト数を示
すデータが出力される。

［発明が解決しようとする課題］ しかしながら、上述した従来の先行１検出回路では、先
行１ビットが下位にあればある程、キャリーラインの負
荷が重くなり、キャリーの伝搬に時間がかかるという問
題点がある。

つまり、上記の例のようにＭＳＢ−１のビットに最初に
“１”が現われる場合には、キャリーバッファ１２は、
キャリーライン８をＭＳＨに相当する１ビット分だけ駆
動すれば良いが、ＭＳＢ−ｎのビットに最初に“１”が
現われる場合には、ＭＳＢからＭＳＢ−（ｎ−１）まで
のトランスファゲート６゜、６８．・・・が全でオン状
態となっているので、駆動すべきキャリーラインの負荷
が増し、動作速度が低下するという問題点がある。この
ような傾向は、レジスタのビット数が増えれば増える程
、顕著な問題として現われてくる。

本発明はかかる問題点に鑑みてなされたものであって、
先行１ビットが下位に存在している場合でもキャリーの
伝搬速度が低下するのを防止することができ、動作速度
を大幅に向上させることができる先行１検出回路を提供
することを目的とする。

［課題を解決するための手段］ 本発明に係る先行１検出回路は、キャリーラインと、こ
のキャリーラインに直列に介挿され検出対象となる２進
データの各ビットを保持する複数のレジスタと、前記キ
ャリーラインの一端に設けられ前記キャリーラインを駆
動して前記２進データの最上位ビット側から前記各レジ
スタにキャリーを伝搬させるキャリーバッファと、前記
レジスタの出力をエンコードして前記２進データのシフ
ト数を求めるエンコーダとを有し、前記各レジスタが、
前記キャリーラインをプリチャージする手段と、保持さ
れたビットの値が１である場合に前記プリチャージされ
たキャリーラインを分断する手段と、前記キャリーライ
ン分断後の前記キャリーバッファの駆動によって現われ
た前記キャリーライン上の論理値と前記保持されたビッ
トの論理値との論理演算結果を出力する手段とを備えた
先行１検出回路において、前記複数のレジスタは複数の
グループに分割され、前記キャリーライン及び前記キャ
リーバッファはこれらの各グループに夫々独立に設けら
れ、且つ上位側のグループに１が保持されているときに
はそれよりも下位側のグループの前記キャリーバッファ
を非動作状態にする制御手段を有することを特徴とする
。

［作用コ 本発明によれば、レジスタが複数のグループに分割され
、これらの各グループに夫々独立にキャリーラインとキ
ャリーバッファとを設けているので、キャリーの最大伝
搬ビット数を削減することができる。つまり、レジスタ
の全ビットが１６ビットである場合、従来は、１つのキ
ャリーバッファで最大１６ビット分の長さのキャリーラ
インを駆動する必要があったが、本発明によれば、これ
を例えば４ビットずつ４つのグループに分割することに
より１つのキャリーバッファで最大４ビットの長さのキ
ャリーラインを駆動すれば良いことになる。

このため、本発明によれば、先行１ビットが下位に存在
する場合でも、キャリーの伝搬速度が低下することがな
い。

また、本発明においては、上位ビット側のグループに先
行１ビットが存在している場合には、制御手段がそれよ
りも下位側のグループのキャリーバッファを非動作状態
にするので、キャリーラインが連続していなくても正し
い先行１検出結果を得ることができる。

［実施例コ 以下、添付の図面を参照しながら、本発明の実施例につ
いて説明する。

第１図は、本発明の第１の実施例に係る先行１検出回路
のブロック図である。なお、この第１図において、第４
図と同一部分には同一符号を付し、重複する部分の説明
は省略する。

この実施例の回路が第４図に示した従来の回路と異なる
点は、レジスタ１゜、１１．・・・、１７゜・・・が４
ビットずつに分割され、夫々に別々のキャリーライン３
ａ、８ｂ及びキャリーバッファ１２ａ　＋　　１２　ｂ
を設けている点と、上位ビット側のグループから下位ビ
ット側のグループへそのビットの内容に応じたキャリー
バッファ１２ｂの制御情報を伝達するための手段が新た
に付加されている点にある。

即ち、最上位の４ビットのレジスタ１゜乃至１３をつな
ぐキャリーライン８ａと、これよりも下位の４ビットの
レジスタ１４乃至工、をつなぐキャリーライン８ｂとは
、夫々独立に設けられており、各キャリーライン８ａ、
８ｂの上位ビット側の端部と接地との間には、夫々キャ
リーバッファ１２ａ、１２ｂが接続されている。これら
のキャリーバッファ１２ａ、１２ｂは、夫々直列に接続
されたＮチャネルトランジスタ１０ａ＋　　ｌｌａ及び
１０ｂ、ｆｌｂから構成されている。そして、Ｎチャネ
ルトランジスタ１０　ａ、　　１０　ｂのゲートには、
制御信号ＣＮＴが入力されている。

一方、上位側のレジスタ１゜乃至１３のラッチ回路４゜
、４１．・・・の出力が、ＯＲゲート２０ａに入力され
ており、このＯＲゲー）２０ａの出力がキャリーバッフ
ァ１２ａのＮチャネルトランジスタｌｌａのゲートに入
力されている。

また、下位側のレジスタ１４乃至１７のラッチ回路の出
力がＯＲゲート２０ｂに入力されており、このＯＲゲー
ト２０ｂの出力がＡＮＤゲート２２の一方の入力端に入
力されている。更に、上位側のＯＲゲー）２０ａの出力
がインバータ２１ａを介してＡＮＤゲート２２の他方の
入力端に入力されている。そして、このＡＮＤゲート２
２の出力がキャリーバッファ１２ｂのＮチャネルトラン
ジスタｆｌｂのゲートに入力されている。

このＡＮＤゲート２２の出力は、インバータ２１ｂを介
して、更に下位ビットに伝達されている。

次にこのように構成された本実施例に係る先行１検出回
路の動作について説明する。

第２図はこの先行１検出回路の動作を示すタイミング図
である。

入力される２進データのＭＳＢが“０″”、ＭＳＢ−１
が“１”である場合、ラッチ信号に同期してデータがラ
ッチ回路４゜、４１にラッチされると、インバータ５゜
、５１の出力は、夫々“１”“０”となるため、トラン
スファゲート６゜。

６Ｉは、夫々オン、オフとなる。また、キャリーライン
８ａ、８ｂは、Ｐチャネルトランジスタ９０１９１＋　
・・・によってプリチャージされている。

この状態では、ＯＲゲー）２０ａの出力が“１”となる
ので、Ｎチャネルトランジスタｌｌａがオン状態となる
。ここで、制御信号ＣＮＴがＨレベルになると、キャリ
ーバッファ１２ａがキャリーライン８ａを駆動するので
、キャリーライン８ａはオフ状態のトランスファゲート
６１によって遮断される直前までがＬレベルとなる。し
たがって、上位側グループのレジスタ１゜乃至１３のＮ
ＯＲゲート６゜、６．の出力は、”０１００’”となる
。

この場合、キャリーバッファ１２ａが駆動するキャリー
ライン８ａは２ビット分の長さとなる。

また、ＯＲゲート２０ａの出力は“１″であるから、イ
ンバータ２１ａの出力は“Ｏ”となり、ＡＮＤゲート２
２の出力も“０”となる。このため、Ｎチャネルトラン
ジスタｌｌｂがオフ状態となって、キャリーバッファ１
２ｂは非動作状態となる。従って、下位側のレジスタ１
４乃至１７の出力は、そのラッチデータの如何に拘らず
、全て“０”になる。

一方、入力される２進データのＭＳＢからＭＳＢ−４ま
で“Ｏ”で、ＭＳＢ−５が“１”である場合には、ＯＲ
ゲート２０ａの出力が“０”になるので、Ｎチャネルト
ランジスタｌｌａがオフ状態となり、キャリーバッファ
１２は非動作状態になる。このため、キャリーライン８
ａ、８ｂはプリチャージされた状態を維持し、レジスタ
１゜乃至１３の出力は、全て“０１１になる。

また、インバータ２１ａ及びＯＲゲート２０ｂの出力は
、共に“１”になるので、ＡＮＤゲート２２の出力も１
′′となり、Ｎチャネルトランジスタｌｌｂがオン状態
となる。従って、制御信号ＣＮＴに同期してキャリーバ
ッファ１２ｂがキャリーライン８ｂを駆動することにな
り、これにより、ＭＳＢ−５までのキャリーライン８ａ
がＬレベルになる。この結果、レジスタ１５のみが“１
”を出力し、レジスタ１４．１６．１７からは“ｌ　Ｏ
ｌ”が出力されることになる。この場合も、キャリーバ
ッファ１２ｂが駆動するキャリーライン８ｂは２ピツト
分の長さとなる。

以上のように、本実施例によれば、レジスタを４ピツト
分ずつに分割し、夫々にキャリーライン８　ａ　＋　　
８　ｂを設けて分割駆動するようにしたから、キャリー
バッファ１２ａ、１２ｂが駆動するビット数は、最大で
も４ピツト分である。このため、キャリーの伝搬時間を
従来よりも短縮することができ、動作速度の向上を図る
ことができる。

なお、第２図において、ラッチゲート信号がアクティブ
になることにより、レジスタ１゜乃至１７のデータが決
まるが、４ピツトに分割されたレジスタのキャリーバッ
ファ１２ａ、１２ｂのオン・オフ決定は、ラッチした直
後に決定される。

第２図の例では、１クロック間で決定すれば良い。

第３図は本発明の第２の実施例に係る先行１検出回路の
構成を示すブロック図である。

この実施例の回路では、レジスタ１゜乃至１１５が、８
ビットずつに分割されている。上位側の８ビットのレジ
スタ１゜乃至１７のインバータ５゜。

５１１　・・・から出力される反転ラッチデータは、夫
々４ビットずつＮＡＮＤゲート３０ａ、３１ａに入力さ
れている。ＮＡＮＤゲート３０ａ、３１ａの出力は、Ｏ
Ｒゲート３２ａに入力され、このＯＲゲー）３２ａの出
力がキャリーバッファ１２ａのＮチャネルトランジスタ
ｌｌａのゲートに入力されている。また、ＯＲゲート３
２ａの出力は、インバータ３３ａを介してＡＮＤゲート
３４の一方の入力端に入力されている。

また、下位側の８ビットのレジスタ１８乃至１□５から
出力される反転ラッチデータは、夫々４ビットずつＮＡ
ＮＤゲート３０ｂ、３１ｂに入力されている。ＮＡＮＤ
ゲート３０ｂ、３１ｂの出力は、ＯＲゲート３２ｂに入
力され、このＯＲゲ−）３２ｂの出力がＡＮＤゲート３
４の他方の入力端に入力されている。そして、このＡＮ
Ｄゲート３４の出力は、キャリーバッファ１２ｂのＮチ
ャネルトランジスタｆｌｂのゲートに入力されると共に
、インバータ３３ｂを介してさらに下位のレジスタ側に
出力されている。

この実施例においても、レジスタ１゜乃至１７のいずれ
か一つのラッチデータが“１”であると、ＯＲゲート３
２ａの出力が“１″になるので、キャリーバッファ１２
ａがアクティブになって、キャリーライン８ａの走査が
行なわれる。また、レジスタ１゜乃至１７のラッチデー
タが全て°ｌＯ”で、レジスタ１８乃至１１５のいずれ
か一つのラッチデータが“１″である場合には、ＯＲゲ
ート３２ａの出力が“Ｏ”となり、キャリーバッファ１
２ａが非動作状態になると共に、ＡＮＤゲート３４の出
力が“１”になるので、キャリーバッファ１２ｂが動作
状態となって、キャリーライン８ｂが駆動される。これ
により、先行１ビットまでのキャリーライン８ｂに“０
”が伝搬される。

この実施例では、レジスタを８ビットずつ分割し、夫々
にキャリーライン８ａ、８ｂを独立に設けたので、キャ
リーバッファ１２ａ、１２ｂがキャリーライン８ａ、８
ｂを駆動するビット数は最大でも８ピツト分である。ま
た、この回路では、ハードウェアが第１の実施例よりも
少ないという利点がある。

［発明の効果コ 以上説明したように、本発明によれば、レジスタが複数
のグループに分割され、これらの各グループに夫々独立
にキャリーラインとキャリーバッファとを設けているの
で、キャリーの最大伝搬ビット数を削減することができ
る。このため、本発明によれば、先行１ビットが下位に
存在する場合でも、キャリーの伝搬速度が低下すること
がなく、高速に先行１ビットを検出することができると
いう効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る先行１検出回路の
ブロック図、第２図は同回路の動作を示すタイミング図
、第３図は本発明の第２の実施例に係る先行１検出回路
のブロック図、第４図は従来の先行１検出回路のブロッ
ク図、第５図は同回路の動作を示すタイミング図である
。 １ｏ乃至１１５＋　　Ｉｎ　；レジスタ、２；エンコー
ダ、３゜＋　　３１　＋　　３ｎ　　＋クロックドイン
バータ、４０１４１＋４ｒｌ　；ラッチ回路、５０　ｒ
　　５１　ｒ５ｔｚ　２１ａ、　２ｉｂ、３３ａ、３３
ｂ；インバータ、８．．６エ、６□　；トランスファゲ
ート、７ｏ、　　７．．７ｆｌ　；ＮＯＲゲート、８．
８ａ、８ｂ；キャリーライン、９．．９．．９ｎ　；Ｐ
チャネルトランジスタ、１０，１０ａ、１０ｂ、１１ａ
、ｆｉｂ；Ｎチャネルトランジスタ、１２，１２ａ＋　
　１２ｂ；キャリーバッファ、２０ａ、２０ｂ、３２ａ
、３２ｂ；ＯＲゲート、２２，３４；ＡＮＤゲート

Claims (3)

【特許請求の範囲】
1. （１）キャリーラインと、このキャリーラインに直列に
   介挿され検出対象となる２進データの各ビットを保持す
   る複数のレジスタと、前記キャリーラインの一端に設け
   られ前記キャリーラインを駆動して前記２進データの最
   上位ビット側から前記各レジスタにキャリーを伝搬させ
   るキャリーバッファと、前記レジスタの出力をエンコー
   ドして前記２進データのシフト数を求めるエンコーダと
   を有し、前記各レジスタが、前記キャリーラインをプリ
   チャージする手段と、保持されたビットの値が１である
   場合に前記プリチャージされたキャリーラインを分断す
   る手段と、前記キャリーライン分断後の前記キャリーバ
   ッファの駆動によって現われた前記キャリーライン上の
   論理値と前記保持されたビットの論理値との論理演算結
   果を出力する手段とを備えた先行１検出回路において、
   前記複数のレジスタは複数のグループに分割され、前記
   キャリーライン及び前記キャリーバッファはこれらの各
   グループに夫々独立に設けられ、且つ上位側のグループ
   に１が保持されているときにはそれよりも下位側のグル
   ープの前記キャリーバッファを非動作状態にする制御手
   段を有することを特徴とする先行１検出回路。
2. （２）前記レジスタは、前記２進データの各ビットを保
   持するラッチ回路と、このラッチ回路の出力によって前
   記キャリーラインを選択的に分断するトランスファゲー
   トと、このトランスファゲートの上位ビット側のキャリ
   ーラインをプリチャージするプリチャージ回路と、前記
   上位ビット側のキャリーライン上の論理値と前記ラッチ
   回路の出力とを入力する論理ゲートから構成されたもの
   であることを特徴とする請求項１に記載の先行１検出回
   路。
3. （３）前記レジスタは、４ビット乃至８ビットのグルー
   プに分割されていることを特徴とする請求項１又は２に
   記載の先行１検出回路。