KR100266649B1

KR100266649B1 - 고속메모리의 칼럼버퍼회로

Info

Publication number: KR100266649B1
Application number: KR1019970074399A
Authority: KR
Inventors: 김삼수
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 2000-10-02
Also published as: KR19990054570A

Abstract

본 발명은 고속메모리에 있어서, 리드동작 시, 칼럼어드레스래치시점을 칼럼패스의 기준시점으로 사용함으로써 칼럼엑세스타임을 빠르게 할 수 있는 고속메모리의 칼럼버퍼회로를 제공하기 위한 것으로, 이와같은 목적을 달성하기 위한 본 발명 고속메모리의 칼럼버퍼회로는, 라이트동작시 칼럼사이클신호를 반전하는 제1인버터수단과, 라이트신호를 반전하는 제2인버터수단과, 상기 제1인버터수단의 출력신호에 따라 서로 교번되게 온되는 제1,제2전송수단과, 리드동작시 소정시간 지연된 칼럼래치신호와 칼럼사이클신호를 노아조합하는 제1논리조합수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 반전하여 CAS신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 반전시켜 CAS신호로 출력하는 제3인버터수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하는 제2논리조합수단으로 구성되는 것을 특징으로 한다.

Description

고속메모리의 칼럼버퍼회로{COLUMN BUFFER CIRCUIT OF HIGH SPEED MEMORY}

본 발명은 고속메모리의 칼럼버퍼회로에 관한 것으로, 특히 리드(Read)시와 라이트(Write)시를 구분하여 리드시 칼럼어드레스래치신호(COLLAT)를 칼럼패스(column path) 기준시점으로 이용함으로써 칼럼엑세스타임(tDAC)을 빠르게 하는데 적당 하도록 한 고속메모리의 칼럼버퍼회로에 관한 것이다.

도1은 일반적인 고속메모리의 블록 구성도로서, 이에 도시된 바와 같이 라이트신호(WRITE)와 칼럼사이클신호(COLCYC) 그리고 칼럼래치신호(COLLAT)를 입력받는 칼럼버퍼(10)와; 상기 칼럼래치신호(COLLAT)와 어드레스신호(Y-Ai)를 입력받는 프리디코더(20)와; 칼럼뱅크신호(CBSEL)를 입력받는 칼럼뱅크버퍼(30)와; 상기 칼럼버퍼(10)의 신호에 따라 센스앰프등기화신호(SAEQ)와 데이터비트센스앰프인에이블신호(DBSAEN)와 데이타비트프리챠지신호(DBPCH) 등을 출력하는 칼럼클럭부(40)와; 상기 칼럼버퍼(10)의 CASFi신호 및 프리디코더(20)의 PYi신호를 입력받아 칼럼선택신호(Ysel)를 출력하는 칼럼디코더(50)로 구성된다.

상기 각 블록의 출력신호들은 비트라인과 연결된 Y-Gate 의 게이트단자에 연결된 YSEL과 데이터비트센스앰프(60)(DBSA)를 제어하는 역할을 하게된다.

이때, 상기 칼럼버퍼(10)는 도2에 도시된 바와 같이 칼럼사이클신호(COLCYC)를 인버터(INV1,INV2) 2단을 통해 CAS신호로 출력하고, clbaanki신호와 상기 인버터(INV1)의 출력신호를 노아조합하여 CASFi신호를 발생한다.

이와 같이 구성된 종래회로의 동작중에서 칼럼엑세스 동작과정에 대해서만 도3을 참조하여 설명하면 다음과 같다.

먼저, 도 3의 (다)에 도시된 바와 같이 라이트신호가 '로우'로 되면 도 3의 (가)에 도시된 바와 같이 칼럼래치신호(COLLAT)가 '하이'가 되어 칼럼데이타를 래치한다.

이후, 상기 칼럼래치신호(COLLAT)가 '로우'로 되면 도 3의 (가)에 도시된 바와 같이 칼럼사이클신호(COLCYC)가 '하이'가 되고 소정시간이 지나면 도 3의 (라)에 도시된 바와 같이 칼럼디코더(50)에 의해 칼럼선택신호(Ysel)가 출력된다.

이때, 데이터의 칼럼엑세스타임(tDAC)은 도 3의 (마)에 도시된 바와 같이 칼럼사이클신호(COLCYC) 발생시점부터 데이터의 출력시까지이다.

이때, 상기 칼럼버퍼(10)의 출력신호인 CAS신호는 데이터비트센스앰프인에이블 시점을 결정하는 데이터비트센스앰프인에이블신호(DBSAEN)와, 데이터비트라인의 등기화를 위한 데이터비트등기화신호(DBEQ)와 데이터비트센스앰프(60) 출력단의 래치단의 상태유지를 위한 프리챠지신호(DBPCH)를 결정하는 용도로 작용한다.

그리고 CASFi신호는 비트라인의 데이터를 데이터비트라인으로 전달하는 수문역할을 하는 칼럼선택신호(Ysel)발생을 위한 신호로 작용한다.

그러나, 상기의 종래 칼럼버퍼는 칼럼엑세스타임을 칼럼사이클신호 발생시점부터 데이터가 출력되는 시점까지로 하고 있기 때문에 온도, 전원, 공정요인 등으로 스피드 오버시 설계측면에서 이를 보완할 수 없는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 문제를 해결하기 위하여 창안된 것으로, 리드시에는 칼럼사이클신호와 칼럼래치신호의 조합에 의해 칼럼엑세스 동작이 이루어 지도록 함으로써 칼럼엑세스타임을 향상시킬 수 있는 고속메모리의 칼럼버퍼회로를 제공하는 데 그 목적이 있다.

도 1은 일반적인 고속메모리의 블록 구성도.

도 2는 종래 칼럼버퍼 회로도.

도 3는 도1에 있어서, 칼럼엑세스동작 타이밍도.

도 4은 본 발명에따른 고속메모리의 칼럼버퍼 회로도.

도 5는 도4에 있어서, 칼럼엑세스동작 타이밍도.

***도면의 주요부분에 대한 부호의 설명***

INV1-INV3 : 인버터 NR1,NR2 : 노아게이트

G1,G2 : 전송게이트

상기와 같은 목적을 달성하기 위한 본 발명 고속메모리의 칼럼버퍼회로는, 라이트동작시 칼럼사이클신호를 반전하는 제1인버터수단과, 라이트신호를 반전하는 제2인버터수단과, 상기 제1인버터수단의 출력신호에 따라 서로 교번되게 온되는 제1,제2전송수단과, 리드동작시 소정시간 지연된 칼럼래치신호와 칼럼사이클신호를 노아조합하는 제1논리조합수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 반전하여 CAS신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 반전시켜 CAS신호로 출력하는 제3인버터수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하는 제2논리조합수단으로 구성한다.

이하, 일실시예를 들어 본 발명의 동작 및 효과에 대해 상세히 설명하면 다음과 같다.

도4는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 칼럼사이클신호(COLCYC)를 반전하는 인버터(INV1)와; 지연기(dly)를 통해 소정시간된 지연칼럼래치신호(COLLAT)를 상기 칼럼사이클신호(COLCYC)와 노아조합하여 출력하는 노아게이트(NR1)와; 라이트신호(WRITE)를 반전하는 인버터(INV2)와; 상기 인버터(INV2)의 출력신호에 따라 서로 교번되게 온되는 전송게이트(G1,G2)와; 라이트시에는 상기 전송게이트(G1)의 출력신호를 반전하고, 리드시에는 상기 전송게이트(G2)의 출력신호를 반전하여 CAS신호로 출력하는 인버터(INV3)와; 리드시 상기 전송게이트(G2)의 출력신호와 뱅크신호(clbanki)를 노아조합하여 CASFi신호로 출력하는 노아게이트(NR2)로 구성한다.

이와같이 구성되는 본 발명의 일 실시예의 동작을 도 5를 참조하여 설명하면 다음과 같다.

먼저, 리드동작과 라이트동작의 구분은 라이트신호(WRITE)로 구분한다. 즉 라이트신호(WRITE)가 '하이'이면 라이트동작이고, 라이트신호(WRITE)가 '로우'이면 리드동작으로 판단한다.

회로상의 동작을 보면, 라이트신호(WRITE)가 '하이'이면 즉, 라이트동작상태이면 전송게이트(G1)는 온되고, 전송게이트(G2)는 오프되어 종래와 동일하게 칼럼사이클신호(COLCYC)는 인버터(INV1,INV2)를 통해 CAS신호로 출력되고, 뱅크신호(clbanki신호)는 인버터(INV1)의 출력신호와 노아게이트(NR2)에 의해 노아링 되어 CASFi신호로 출력된다.

그러나, 라이트신호(WRITE)가 '로우'로 되어 리드동작상태가 되면, 전송게이트(G1)는 오프되고, 전송게이트(G2)는 온된다.

이에따라 칼럼사이클신호(COLCYC)와 지연기(dly)에 의해 소정시간 지연된 칼럼래치신호(COLLAT)는 노아게이트(NR1)에 의해 노아조합되어 출력된다.

그리고 상기 노아게이트(NR1)의 출력신호는 인버터(INV3)를 통해 CAS 신호로 출력됨과 동시에 노아게이트(NR2)에 의해 뱅크신호(clbanki)와 노아조합되어 CASFi신호로 출력된다.

이를 타이밍순서대로 나타내면 도5에 도시한 바와같다.

상술한 바와 같이, 본 발명은 고속메모리에 있어서, 리드동작 시, 칼럼어드레스래치시점을 칼럼패스의 기준시점으로 사용함으로써 칼럼엑세스타임을 빨리할 수 있고, 이로인해 온도, 외부전원, 공정요인 등의 외부조건에 큰 영향을 받지 않는 효과가 있다.

Claims

라이트동작시 칼럼사이클신호를 반전하는 제1인버터수단과; 라이트신호를 반전하는 제2인버터수단과; 상기 제1인버터수단의 출력신호에 따라 서로 교번되게 온되는 제1,제2전송수단과; 리드동작시 소정시간 지연된 칼럼래치신호와 칼럼사이클신호를 노아조합하는 제1논리조합수단과; 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 반전하여 CAS신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 반전시켜 CAS신호로 출력하는 제3인버터수단과; 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하는 제2논리조합수단으로 구성되는 것을 특징으로 하는 고속메모리의 칼럼버퍼회로.