JPS6157115A - デ−タ遅延回路 - Google Patents
デ−タ遅延回路Info
- Publication number
- JPS6157115A JPS6157115A JP59178478A JP17847884A JPS6157115A JP S6157115 A JPS6157115 A JP S6157115A JP 59178478 A JP59178478 A JP 59178478A JP 17847884 A JP17847884 A JP 17847884A JP S6157115 A JPS6157115 A JP S6157115A
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- JP
- Japan
- Prior art keywords
- memory
- data
- address
- write
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、伝送データ等の時間合わせ等を行う為に、所
望の遅延量をデータに与えるデータ遅延回路に関するも
のである。
望の遅延量をデータに与えるデータ遅延回路に関するも
のである。
遅延回路としては種々の構成が知られている。
例えば、メモリを用いた遅延回路は、データを四込んだ
後、遅延時間後にそのデータを読出すように制御するも
のであり、比較的長い遅延時間を容易に実現することが
できるものである。このような従来の遅延回路に於いて
は、２面のメモリを設けて、一方のメモリにデータを書
込み、他方のメモリから既に書込んだデータを所定の遅
延時間後に読出し、総ての書込データの読出しが終了す
ると、先にデータの書込みを行っていた一方のメモリか
らデータの読出しを行うように切換えるものであった。
後、遅延時間後にそのデータを読出すように制御するも
のであり、比較的長い遅延時間を容易に実現することが
できるものである。このような従来の遅延回路に於いて
は、２面のメモリを設けて、一方のメモリにデータを書
込み、他方のメモリから既に書込んだデータを所定の遅
延時間後に読出し、総ての書込データの読出しが終了す
ると、先にデータの書込みを行っていた一方のメモリか
らデータの読出しを行うように切換えるものであった。
２面のメモリを切換えてデータの書込み、読出しを行う
ものであるから、その切換タイミングのｊｌｉｌＪ御が
複雑となる欠点があった。又大容撥のメモリが容易に入
手できるとしても、メモリ容量が最大遅延量の２倍必要
となるので、コストアンプとなる欠点があった。
ものであるから、その切換タイミングのｊｌｉｌＪ御が
複雑となる欠点があった。又大容撥のメモリが容易に入
手できるとしても、メモリ容量が最大遅延量の２倍必要
となるので、コストアンプとなる欠点があった。
本発明は、このような欠点を改善することを目的とする
ものである。
ものである。
本発明のデータ遅延回路は、データをメモリに書込むタ
イミングと、読出すタイミングとの差に対応した遅延ｉ
を与えるデータ遅延回路に於いて、クロック信号をカウ
ントして前記メモリのライトアドレス或いはリードアド
レスを形成する為のカウンタと、前記メモリのライトア
ドレスから前記遅延量の設定値を減算或いは加算して前
記メモリのリードアドレスを形成する手段とを設けたも
のである。
イミングと、読出すタイミングとの差に対応した遅延ｉ
を与えるデータ遅延回路に於いて、クロック信号をカウ
ントして前記メモリのライトアドレス或いはリードアド
レスを形成する為のカウンタと、前記メモリのライトア
ドレスから前記遅延量の設定値を減算或いは加算して前
記メモリのリードアドレスを形成する手段とを設けたも
のである。
メモリにデータを四込むライトアドレスから遅延量の設
定値を減算してリードアドレスを形成することにより、
成るライトアドレスに書込まれたデータは、設定遅延時
間後のリードアドレスによって読出されるから、所望の
設定遅延時間をデータに与えることができる。
定値を減算してリードアドレスを形成することにより、
成るライトアドレスに書込まれたデータは、設定遅延時
間後のリードアドレスによって読出されるから、所望の
設定遅延時間をデータに与えることができる。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は本発明の実施例のブロック図であり、１はメモ
リ （ＲＡＭ） 、２はライトデータレジスタ（ＷＲ）
、３はリードデータレジスタ（ＲＲ）、４は３ステー
ト・バッファ回路、５，９はインバータ、６はセレクタ
、７はカウンタ、８は加算回路、１０は加算結果に＋１
する入力信号、Ｘは遅延量設定値、ＣＬＫはクロック信
号、Ｄｉｎは入力データ、Ｄｏｕｔは出力データである
。
リ （ＲＡＭ） 、２はライトデータレジスタ（ＷＲ）
、３はリードデータレジスタ（ＲＲ）、４は３ステー
ト・バッファ回路、５，９はインバータ、６はセレクタ
、７はカウンタ、８は加算回路、１０は加算結果に＋１
する入力信号、Ｘは遅延量設定値、ＣＬＫはクロック信
号、Ｄｉｎは入力データ、Ｄｏｕｔは出力データである
。
カウンタ７は、クロック信号ＣＬＫをカウントして、メ
モリ１のライトアドレス信号を形成するものであり、こ
のライトアドレス信号と、インバータ９により反転され
た遅延量設定値Ｘとを加算回路８に於いて加算し、その
加算結果の最下位ビットに１を加算することにより、補
数演算による減算回路を構成し、加算回路８の出力信号
をリードアドレス信号とするものである。この減算回路
は、前述の回路構成以外の論理演算回路構成とすること
も勿論可能である。
モリ１のライトアドレス信号を形成するものであり、こ
のライトアドレス信号と、インバータ９により反転され
た遅延量設定値Ｘとを加算回路８に於いて加算し、その
加算結果の最下位ビットに１を加算することにより、補
数演算による減算回路を構成し、加算回路８の出力信号
をリードアドレス信号とするものである。この減算回路
は、前述の回路構成以外の論理演算回路構成とすること
も勿論可能である。
セレクタ６は、クロック信号ＣＬＫによりライトアドレ
ス信号とリードアドレス信号とを切換えてメモリ１のア
ドレス端子ＡＤに加えるものであり、又インバータ５に
より反転されたクロック信号ＣＬＫがライトパルスとな
って、メモリ１のライト制御端子Ｗに加えられる。
ス信号とリードアドレス信号とを切換えてメモリ１のア
ドレス端子ＡＤに加えるものであり、又インバータ５に
より反転されたクロック信号ＣＬＫがライトパルスとな
って、メモリ１のライト制御端子Ｗに加えられる。
入力データＤｉｎは、クロック信号ＣＬＫの立上りでラ
イトデータレジスタ２にセットされ、クロック信号ＣＬ
Ｋが１″のタイミングに於いて３ステート・バッファ回
路４を介してライトデータレジスタ２にセントされたデ
ータがメモリ１のデータ端子ＤＴに加えられる。又クロ
ック信号ＣＬＫが“′０″のタイミングに於いてリード
アドレス信号によりデータ端子ＤＴから読出されたデー
タは、３ステート・バッファ回路４の出力インピーダン
スがハイ・インピーダンスとなっているので、クロック
信号ＣＬＫの立上りでリードデータレジスタ３にセット
されて、出力データＤｏｕｔとなる。
イトデータレジスタ２にセットされ、クロック信号ＣＬ
Ｋが１″のタイミングに於いて３ステート・バッファ回
路４を介してライトデータレジスタ２にセントされたデ
ータがメモリ１のデータ端子ＤＴに加えられる。又クロ
ック信号ＣＬＫが“′０″のタイミングに於いてリード
アドレス信号によりデータ端子ＤＴから読出されたデー
タは、３ステート・バッファ回路４の出力インピーダン
スがハイ・インピーダンスとなっているので、クロック
信号ＣＬＫの立上りでリードデータレジスタ３にセット
されて、出力データＤｏｕｔとなる。
第２図は動作説明図であり、（ａｌはクロック信号ＣＬ
Ｋ、（ｂ）ばカウンタ７のカウント内容、（Ｃ）はセレ
クタ６で選択されてメモリ１のアドレス端子ＡＤに加え
られるアドレス信号、（ｄ）はメモリ１のライト制御端
子Ｗに加えられるライトパルス、Ｔｅｌはメモリ１のデ
ータ端子ＤＴに加えられるライトデータ及びデータ端子
ＤＴから読出されるリードデータ、（［１はライトデー
タレジスタ２の内容、（ｇｌは入力データ］）ｉｎ、（
ｈｌはリードデータレジスタ３の内容、（１）は出力デ
ータＤｏｕｔの一例を示すものである。
Ｋ、（ｂ）ばカウンタ７のカウント内容、（Ｃ）はセレ
クタ６で選択されてメモリ１のアドレス端子ＡＤに加え
られるアドレス信号、（ｄ）はメモリ１のライト制御端
子Ｗに加えられるライトパルス、Ｔｅｌはメモリ１のデ
ータ端子ＤＴに加えられるライトデータ及びデータ端子
ＤＴから読出されるリードデータ、（［１はライトデー
タレジスタ２の内容、（ｇｌは入力データ］）ｉｎ、（
ｈｌはリードデータレジスタ３の内容、（１）は出力デ
ータＤｏｕｔの一例を示すものである。
セレクタ６は、クロック信号ＣＬＫが“１″の時にカウ
ンタ７のカウント内容のライトアドレス信号を選択出力
し、クロック信号ＣＬＫが“′０”の時に加算回路８の
出力信号のリードアドレス信号を選択出力するものであ
り、従って、メモリ１のアドレス端子ＡＤには、（Ｃ）
に示すように、カウンタ７のカウント内容のｎ、ｎ＋１
．ｎ＋２． ・・・がライトアドレス信号として加え
られ、又加算回路８の出力信号のｎ−ｘ、’ｎ＋ｌ−ｘ
、 ｎ＋２−ｘ、・・・がリードアドレス信号として
加えられることになる。このリードアドレス信号は、カ
ウンタ７のカウント内容から遅延量設定値Ｘを減算して
得られものであるが、この演算は、クロツク信号ＣＬＫ
の前半に於いて実行されることになる。
ンタ７のカウント内容のライトアドレス信号を選択出力
し、クロック信号ＣＬＫが“′０”の時に加算回路８の
出力信号のリードアドレス信号を選択出力するものであ
り、従って、メモリ１のアドレス端子ＡＤには、（Ｃ）
に示すように、カウンタ７のカウント内容のｎ、ｎ＋１
．ｎ＋２． ・・・がライトアドレス信号として加え
られ、又加算回路８の出力信号のｎ−ｘ、’ｎ＋ｌ−ｘ
、 ｎ＋２−ｘ、・・・がリードアドレス信号として
加えられることになる。このリードアドレス信号は、カ
ウンタ７のカウント内容から遅延量設定値Ｘを減算して
得られものであるが、この演算は、クロツク信号ＣＬＫ
の前半に於いて実行されることになる。
又入力データＤｉｎは、第２図の（ｆｌに示すように、
ライトデータレジスタ２にクロック信号ＣＬＫの立上り
でセットされる。又インバータ５の出力信号が０”の時
に、３ステート・バッファ回路４の出力信号は入力信号
に対応したものとなり、インパーク５の出力信号が“１
゛の時に、出力インピーダンスがハイ・インピーダンス
となる。
ライトデータレジスタ２にクロック信号ＣＬＫの立上り
でセットされる。又インバータ５の出力信号が０”の時
に、３ステート・バッファ回路４の出力信号は入力信号
に対応したものとなり、インパーク５の出力信号が“１
゛の時に、出力インピーダンスがハイ・インピーダンス
となる。
従って、インバータ５の出力信号が“０”の時に、ライ
トデータレジスタ２のセント内容がメモリ１のデータ端
子ＤＴに加えられ、（ｄｌに示すライトパルスの立上り
でメモリ１に入力データが書込まれる。
トデータレジスタ２のセント内容がメモリ１のデータ端
子ＤＴに加えられ、（ｄｌに示すライトパルスの立上り
でメモリ１に入力データが書込まれる。
又ライトパルスが“１”の期間即ちクロック信号ＣＬＫ
が“０″の期間にリードアドレス信号がメモリ１のアド
レス端子ＡＤに加えられるので、データがメモリ１のデ
ータ端子ＤＴに読出され、その時、３ステー１・・バッ
ファ回路４の出力インピーダンスはハイ・インピーダン
スとなるから、クロック信号ＣＬＫの立上りでリードデ
ータレジスタ３に、（ｈｌに示すようにセントされる。
が“０″の期間にリードアドレス信号がメモリ１のアド
レス端子ＡＤに加えられるので、データがメモリ１のデ
ータ端子ＤＴに読出され、その時、３ステー１・・バッ
ファ回路４の出力インピーダンスはハイ・インピーダン
スとなるから、クロック信号ＣＬＫの立上りでリードデ
ータレジスタ３に、（ｈｌに示すようにセントされる。
第２図に於いては、ライトアドレスｎに人力データＤｏ
が書込まれ、ライトアドレスｎ＋１に入力データＤ１が
書込まれる場合を示し、ライトアドレスに対して遅延■
設定値Ｘを減算したリードアドレスｎ−ｘ力１らデータ
Ｄｎが８売出され、リードアドレスｎ＋ｌ−ｘからデー
タＤｎ＋１が読出される場合を示している。そして、ラ
イトアドレスｎに書込まれたデータＤＯは、クロック信
号ＣＬＫの周期と遅延量設定値Ｘとにより定まる時間τ
後のリードアドレスｎによって読出されることになる。
が書込まれ、ライトアドレスｎ＋１に入力データＤ１が
書込まれる場合を示し、ライトアドレスに対して遅延■
設定値Ｘを減算したリードアドレスｎ−ｘ力１らデータ
Ｄｎが８売出され、リードアドレスｎ＋ｌ−ｘからデー
タＤｎ＋１が読出される場合を示している。そして、ラ
イトアドレスｎに書込まれたデータＤＯは、クロック信
号ＣＬＫの周期と遅延量設定値Ｘとにより定まる時間τ
後のリードアドレスｎによって読出されることになる。
従って、入力データＤｉｎは時間での遅延を与えられて
出力データＤｏｕｔとなる。
出力データＤｏｕｔとなる。
なお、前述の実施例では、カウンタの値をライトアドレ
スとして使用し、遅延量設定値を減算してリードアドレ
スとしているが、逆にカウンタの値をリードアドレスと
して使用し、遅延量設定値を加算してライトアドレスと
することもできるものである。
スとして使用し、遅延量設定値を減算してリードアドレ
スとしているが、逆にカウンタの値をリードアドレスと
して使用し、遅延量設定値を加算してライトアドレスと
することもできるものである。
以上説明したように、本発明は、メモリ１のライトアド
レスから遅延量設定値Ｘを減算してリードアドレスを形
成或いはリードアドレスに遅延量設定値Ｘを加算してラ
イトアドレスを形成する為のインバータ９や加算回路８
等の手段を設けたものであり、メモリ１は最大遅延量の
容量があれば良いので、従来例に比較してほぼ半分の容
量で済むことになり、コストダウンを図ることができる
利点がある。
レスから遅延量設定値Ｘを減算してリードアドレスを形
成或いはリードアドレスに遅延量設定値Ｘを加算してラ
イトアドレスを形成する為のインバータ９や加算回路８
等の手段を設けたものであり、メモリ１は最大遅延量の
容量があれば良いので、従来例に比較してほぼ半分の容
量で済むことになり、コストダウンを図ることができる
利点がある。
第１図は本発明の実施例のブロック図、第２図は動作説
明図である。 １はメモリ （ＲＡＭ） 、２はライトデータレジスタ
（ＷＲ） 、３はリードデータレジスタ（ＲＲ）、４は
３ステート・バッファ回路、５，９はインバータ、６は
セレクタ、７はカウンタ、８は加算回路、１０は加算結
果に＋１する入力信号、Ｘは遅延量設定値、ＣＬＫはク
ロック信号、Ｄｉｎは入力データ、Ｄｏｕｔは出力デー
タである。 第１図 第２図
明図である。 １はメモリ （ＲＡＭ） 、２はライトデータレジスタ
（ＷＲ） 、３はリードデータレジスタ（ＲＲ）、４は
３ステート・バッファ回路、５，９はインバータ、６は
セレクタ、７はカウンタ、８は加算回路、１０は加算結
果に＋１する入力信号、Ｘは遅延量設定値、ＣＬＫはク
ロック信号、Ｄｉｎは入力データ、Ｄｏｕｔは出力デー
タである。 第１図 第２図
Claims (1)
- データをメモリに書込むタイミングと、該データを読出
すタイミングとの差に対応した遅延量を与えるデータ遅
延回路に於いて、クロック信号をカウントして前記メモ
リのライトアドレス或いはリードアドレスを形成するカ
ウンタと、前記メモリのライトアドレスから前記遅延量
の設定値を減算或いは加算して前記メモリのリードアド
レスを形成する手段とを設けたことを特徴とするデータ
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178478A JPS6157115A (ja) | 1984-08-29 | 1984-08-29 | デ−タ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178478A JPS6157115A (ja) | 1984-08-29 | 1984-08-29 | デ−タ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6157115A true JPS6157115A (ja) | 1986-03-24 |
Family
ID=16049186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178478A Pending JPS6157115A (ja) | 1984-08-29 | 1984-08-29 | デ−タ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6157115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6458016A (en) * | 1987-08-28 | 1989-03-06 | Toyo Communication Equip | Digital delay circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100616A (ja) * | 1982-11-30 | 1984-06-09 | Meisei Electric Co Ltd | 符号の遅延制御方式とその回路 |
-
1984
- 1984-08-29 JP JP59178478A patent/JPS6157115A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100616A (ja) * | 1982-11-30 | 1984-06-09 | Meisei Electric Co Ltd | 符号の遅延制御方式とその回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6458016A (en) * | 1987-08-28 | 1989-03-06 | Toyo Communication Equip | Digital delay circuit |
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