JPH02158234A - バースト信号同期多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 バースト的に入力するｎビットでｍサイクルの情報を直
列多重化したバースト信号として出力するバースト信号
同期多重化装置に関し、バースト的に入力する１ブロツ
クの情報量が多い場合、ハード規模が小さくて処理出来
るバースト信号同期多重化装置の提供を目的とし、人力
するｎビットでｍサイクルの情報をデュアルポートＲＡ
Ｍに記憶し、該デュアルポートＲＡＭに記憶した該情報
の各サイクルのアドレスを、順次カウンタより出力して
ｎビットづつ読み出しラッチ回路にてラッチさせ、 ラッチさせた後、同じアドレスサイクルで、３ステート
バッファを用いて該デュアルポートＲＡＭに０を書き込
ませてクリアし、 該ラッチ回路にて順次ラッチしたｎビットでｍサイクル
の情報を、順次多重回路に入力させ、該カウンタより該
多重回路へ入力している出力！＋ｌｉ序を定めるアドレ
ス信号に従ってｎビットづつ直列多重化し、ｍサイクル
順次出力するように構成する。

〔産業上の利用分野〕

本発明は、例えば、スイッチオン、作業開始。

作業終了等、１回しか相手に送ってはいけない情報を送
る場合等に使用する、バースト的に入力するｎビットで
ｍサイクルの情報を直列多重化したバースト信号として
出力するバースト信号同期多重化装置の改良に関する。

〔従来の技術］ 以下従来例を図を用いて説明する。

第５図は従来例の８ビツトバ一スト信号の場合のバース
ト信号同期多重化装置のブロック図、第６図は第５図の
各部のタイムチャートで（Ａ）〜（Ｄ）は第５図のａ　
−ｄ点に対応している。

第５図では、バースト的に入力する８ビツトの信号をラ
ッチ回路２０にてラッチして、第６図（Ａ）に示す如き
並列８ビツトの信号を多重回路２１に人力させる。

一方、カウンタ２２よりは、第６図（Ｂ）に示す如き３
ビツトで０〜７のアドレスを示す信号が多重回路２１に
入力しており、多重回路２１よりは、このアドレスに従
って、第６図（Ｃ）に示す如き直列多重化された、Ｄ７
．Ｄ６．　　・・・ＤＯの信号として出力され、全部出
力されると、第６図（Ｄ）に示す信号にてラッチ回路２
０をクリアする。

又次に、バースト信号が入力すると上記と同じ動作をす
る。

以上説明の場合は、１ブロツクの情報が８ビツトと少な
いのでハード規模は小さいが、１ブロツクの情報量が、
例えば、８ビツト×３２サイクル＝２５６ビツトと多く
なるとハード規模は非常に大きくなる。

朋多重化装置のブロック図である。

この場合は、８ピッｌ−Ｘ　３２サイクル−２５６ビツ
トのバースト信号を、８ビツトのラッチ回路を３１〜６
２の３２個用意してラッチさせて多重回路６３に入力す
る。

一方多重回路６３には、カウンタ６４より８ビツトでＯ
〜２５５のアドレスを示す信号が入力しており、多重回
路６３よりは、このアドレスに従って、直列多重化され
たＤ２５５．Ｄ２５４゜・・・・ＤＯの信号として出力
される。

この場合は、ラッチ回路の数は３２個で、多重回路６３
は２５６ビツトを多重化するもので第５図の場合よりは
ハード規模は非常に大きくなっている。

勿論、ニブロックの情報量がもっと多くなると、ラッチ
回路の数は増大し、又多重回路も大規模となる。

〔発明が解決しようとする課題〕

以上説明せる如く、従来のバースト信号同期多重化装置
は、バースト的に入力する１ブロツクの情報量が多くな
ると、ハード規模が大きくなる問題点がある。

本発明は、バースト的に入力する１ブロツクの情報量が
多い場合、ハード規模が小さくて処理出来るバースト信
号同期多重化装置の提供を目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、バースト的に入力するｎビットでｍ
サイクルの情報をデュアルポー１−　ＲＡＭｌに記憶す
る。

そして、該デュアルボー）ＲＡＭＩに記憶した、該情報
の各サイクルのアドレスを順次カウンタ２より出力して
、ｎビットづつ読み出しラッチ回路３にラッチさせる。

ラッチさせた後、同じアドレスサイクルで、３ステート
バツフア４を用いて該デュアルポー１−　ＲＡＭＩにＯ
を書き込ませてクリアし、 該ラッチ回路３にて順次ラッチしたｎビットでｍサイク
ルの情報を、順次多重回路５に入力させる。

そして、該カウンタ２より該多重回路５に入力している
出力順序を定めるアドレス信号に従ってｎビットづつ直
列多重化し、直列多重化されたｎビットの信号をｍサイ
クル順次出力するようにする。

〔作　用〕

本発明の動作を８ビット×３２サイクル＝２５６ビツト
のバースト信号が人力する場合を例にとり、第２図のタ
イムチャートを用いて説明する。

デュアルポートＲＡＭＩには、８ビツト×３２サイクル
のバースト信号は、８ビット単位で、左側のＡＯ−Ａ５
に人力するアドレス信号の示す位置に順次書き込まれる
。

次は、デュアルポートＲＡＭＩは、バンク切り替え信号
により切り替えられ右側で動作する。

カウンタ２よりは、第２図ＡＯ〜Ａ５に示す、８ビット
単位で書き込まれた３２サイクルの情報のアドレス信号
が順次出力され、又各サイクルの略真中で立ち上がり、
Ｌレベルで有効を示す第２図ＯＥに示す０ｕｔＰｕｔ、
ＥｎａｂｌｅのクロックがデュアルポートＲＡＭＩの０
巳端子及びラッチ回路３に出力され、第２図ＤＯ−Ｄ７
に示す如く、Ｌレベルの間に８ビツトの信号が順次読み
出され、第２図のＯＥの立ち上がりで、ラッチ回路３に
てラッチされ多重回路５に入力する。

又カウンタ２よりは、各アドレスサイクルで、ＯＥがＨ
レベルの間にＬレベルとなる第２図Ｗ巳に示す信号がデ
ュアルポートＲＡＭＩのＷＥ端子及び３ステートバツフ
ア４のＧの端子に入力し、■］レベルの聞出力はハイイ
ンピーダンスで！、レベルの間はＬレベルの信号を出力
する３ステートバツフア４より、Ｌレベルの間Ｌレベル
の信号を出力させ、立ら上がりで、デュアルポートＲＡ
Ｍ１にＯを書込みクリアさせる。

従って、デュアルポートＲＡＭＩのＤＯ〜Ｄ７の出力は
、第２図のＤＯ−Ｄ７に示す如く、各アドレスサイクル
毎にクリアされ、順次８ビツト×３２サイクルの信号が
、各サイクル毎にラッチ回路３にてラッチされ、多重回
路５に入力する。

又多重回路５には、カウンタ２より第２図ａ〜Ｃに示す
如き、３ビツトでＯ〜７のアドレスを示す信号が人力し
ており、多重回路５よりは、第２図の多重回路出力に示
す如き、直列多重化された８ビツト×３２サイクル＝２
５６ビツトの信号が出力される。

即ち、１ブロツクの信号が２５６ビツトの場合で、第１
図と第７図を比較すると、第１図では、ラッチ回路の４
〜６倍のハード規模のデ１アルポートＲＡＭ１個と、ラ
ッチ回路程度のハード規模の３ステ一トバツフア１個と
、ラッチ回路１個。

カウンタ１個と、ｎビットづづ多重処理をする多重回路
１個にて構成されているので、第７図の従来例の場合に
比し、ハード規模は非常に小規模となる。

これは１ブロツクの信号のビット数が多くなる程顕著に
なる。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第３図は本発明の実施例のバースト信号同期多重化装置
のブロック図である。

第３図は、先に説明せる第２図の８ビツト×３２サイク
ル＝２５６ビツトのバースト信号を直列多重化するバー
スト信号同期多重化装置に、位相を合わせる為のラッチ
回路６及び多重化する時に発生する髭を取り除く為のラ
ッチ回路７を設けたものである。

即ち、ラッチ回路３だけだと、デュアルポートＲＡＭＩ
より読み出した信号より、多重回路５の出力の多重化し
た信号は、第２図のＤＯ〜Ｄ７゜多重回路出力に示す如
く半サイクル遅れるので、ラッチ回路６を設け、ラッチ
回路３へのクロックをノット回路９にて反転したものを
クロックとして入力させて位相を合わしている。

又多重回路５の出力にもラッチ回路７を設け、先に説明
せるラッチ回路６へのクロックを、クロックとして入力
し、多重化する時に発生する髭を取り除くようにしてい
る。

他の動作は第２図を用いて説明した第１図の場合と同様
であるので説明を省く。

このようにしても、ラッチ回路の４〜６倍のハード規模
のデュアルボー）ＲＡＭ１個と、ラッチ回路程度のハー
ド規模の３ステ一トバツフア１個と、ラッチ回路３個、
カウンタ゛１個と、ｎビットづづ多重処理をする多重回
路１個にて構成されているので、ラッチ回路が３２個と
、２５６ビツトを多重化する多重回路６３及びカウンタ
６４を有する第７図の従来例に比し、ハード規模は大幅
に小さくなる。

次に、本発明の回路では、バースト多重と、繰り返し同
じ信号を出力する単純多重との２種類の多重転送を第３
図のクロックＣＬＫ’を換えることにより容易に行うこ
とが出来るので、この点につき説明する。

第４図は、１例のバースト多重と単純多重との２種類の
多重転送を行う場合のクロックを示す図である。

金弟４図（Ｃ）に示す如く、■ブロックが８ビット×３
２サイクル−２５６ビツトの信号の内、３サイクル目、
６サイクル目を単純多重とする場合を例にとり説明する
。

第３図のデュアルボー）ＲＡＭＩのＷＥに人力すると共
に３ステートバツフア４のＧに入力する第２図のＷＥ及
び第４図（Ｂ）のＣＬＫ’に示すクロックを、第４図（
Ａ）に示すオア回路１０に入力し、又オア回路１０には
、（Ｂ）のＭＯＤＥに示す如き、３サイクル目、６サイ
クル目ではＨレベルとなる状態設定信号を入力させる。

するとオア回路１０よりは、第４図（Ｂ）のＣＬＫ”に
示す如き、３サイクル目、６サイクル目ではクリアしな
いクロックが出力されて、デュアルポートＲＡＭＩのＷ
Ｅ及び３ステートバツフア４のＧに入力する。

従って、３サイクル目、６サイクル目以外の信号は（Ｃ
）に示す如く、１回バースト信号を送出した後はＯとな
るが、３サイクル目、６サイクル目の信号は繰り返し同
じ多重化された信号が出ツノされる。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、バースｌ−的
に入力する１ブロツクの情報量が多い場合、ハード規模
が小さくて処理出来る、バースト信号同期多重化装置が
得られる効果がある。

【図面の簡単な説明】

第３図は本発明の実施例のバースト信号同期多重化装置
のブロック図、 第４図は、１例のバースト多重と単純多重との２種類の
多重転送を行う場合のクロックを示す図、第５図は従来
例の８ピントバ一スト信号の場合のバースト信号同期多
重化装置のブロック図、第６図は第５図の各部のタイム
チャート、多重化装置のブロック図である。 図において、 １はデュアルポートＲＡＭ。 ２．２２．６４はカウンタ、 ３．６，７，２０．３１〜６斗はラッチ回路、４は３ス
テートバツフア、 ５．２１．６３は多重回路、 ８．９はノット回路、 １０はオア回路を示す。

Claims (1)

1. 【特許請求の範囲】 バースト的に入力するｎビットでｍサイクルの情報を直
   列多重化したバースト信号として出力するに際し、 該入力するｎビットでｍサイクルの情報をデュアルポー
   トＲＡＭ（１）に記憶し、 該デュアルポートＲＡＭ（１）に記憶した、該情報の各
   サイクルのアドレスを、順次カウンタ（２）より出力し
   てｎビットづつ読み出しラッチ回路（３）にてラッチさ
   せ、 ラッチさせた後、同じアドレスサイクルで、３ステート
   バッファ（４）を用いて該デュアルポートＲＡＭ（１）
   に０を書き込ませてクリアし、該ラッチ回路（３）にて
   順次ラッチしたｎビットでｍサイクルの情報を、順次多
   重回路（５）に入力させ、 該カウンタ（２）より該多重回路（５）へ入力している
   出力順序を定めるアドレス信号に従ってｎビットづつ直
   列多重化し、該直列多重化されたｎビットの信号をｍサ
   イクル順次出力するようにしたことを特徴とするバース
   ト信号同期多重化装置。