JP2513432B2 - 加算回路 - Google Patents
加算回路Info
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- JP2513432B2 JP2513432B2 JP30151393A JP30151393A JP2513432B2 JP 2513432 B2 JP2513432 B2 JP 2513432B2 JP 30151393 A JP30151393 A JP 30151393A JP 30151393 A JP30151393 A JP 30151393A JP 2513432 B2 JP2513432 B2 JP 2513432B2
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Description
【０００１】
【産業上の利用分野】本発明は高速演算を行うディジタ
ル演算回路に関し、特に桁上げ信号伝搬型加算回路及び
減算回路に関する。
ル演算回路に関し、特に桁上げ信号伝搬型加算回路及び
減算回路に関する。
【０００２】
【従来の技術】ディジタル演算回路として最も標準的な
回路の一つに桁上げ信号伝搬型加算回路があり単純であ
りコンパクトなレイアウトが可能である事から広く用い
られている。
回路の一つに桁上げ信号伝搬型加算回路があり単純であ
りコンパクトなレイアウトが可能である事から広く用い
られている。
【０００３】またＮＡＮＤ／ＮＤＲ型加算回路はその対
称性から非常にコンパクトなレイアウトが可能であり広
く利用されているがその構成上入力が複数のゲートに接
続されるため入力負荷容量が大きくなるという欠点があ
る。特にこの回路を前述の桁上げ信号伝搬型加算回路に
応用する場合この桁上げ信号ラインの入力負荷が高速下
の大きな障害となる。
称性から非常にコンパクトなレイアウトが可能であり広
く利用されているがその構成上入力が複数のゲートに接
続されるため入力負荷容量が大きくなるという欠点があ
る。特にこの回路を前述の桁上げ信号伝搬型加算回路に
応用する場合この桁上げ信号ラインの入力負荷が高速下
の大きな障害となる。
【０００４】図２は桁上げ信号伝搬型加算回路を構成す
る従来の加算回路の構成図である。
る従来の加算回路の構成図である。
【０００５】図２において桁上げ信号発生回路１はＭＯ
Ｓトランジスタ（以下単にＴｒと略す）Ｔ１１〜２０で
構成され、和信号発生回路２はＴｒ Ｔ２１〜３４で構
成されている。
Ｓトランジスタ（以下単にＴｒと略す）Ｔ１１〜２０で
構成され、和信号発生回路２はＴｒ Ｔ２１〜３４で構
成されている。
【０００６】入力端子１１（以下ＡＩ）はＴｒ Ｔ１
１、Ｔ１３、Ｔ１６、Ｔ１８、Ｔ２１、Ｔ２４、Ｔ２
８、Ｔ３１のゲートに接続され、入力端子１２（以下Ｂ
Ｉ）はＴｒＴ１２、Ｔ１４、Ｔ１７、Ｔ１９、Ｔ２２、
Ｔ２５、Ｔ２９、Ｔ３２のゲートに接続され、入力端子
１３（以下ＣＩ）はＴｒ Ｔ１５、Ｔ２０、Ｔ２３、Ｔ
２６、Ｔ３０、Ｔ３３のゲートに接続されている。ここ
でＣＩが桁上げ信号入力端子となる。よってＡＩ、ＢＩ
にはそれぞれ８個、ＣＩには６個のゲート負荷が接続さ
れることになる。
１、Ｔ１３、Ｔ１６、Ｔ１８、Ｔ２１、Ｔ２４、Ｔ２
８、Ｔ３１のゲートに接続され、入力端子１２（以下Ｂ
Ｉ）はＴｒＴ１２、Ｔ１４、Ｔ１７、Ｔ１９、Ｔ２２、
Ｔ２５、Ｔ２９、Ｔ３２のゲートに接続され、入力端子
１３（以下ＣＩ）はＴｒ Ｔ１５、Ｔ２０、Ｔ２３、Ｔ
２６、Ｔ３０、Ｔ３３のゲートに接続されている。ここ
でＣＩが桁上げ信号入力端子となる。よってＡＩ、ＢＩ
にはそれぞれ８個、ＣＩには６個のゲート負荷が接続さ
れることになる。
【０００７】ところで桁上げ信号発生回路１はＡＩ、Ｂ
Ｉ、ＣＩの値に応じて図９に示す真理値表に従って桁上
げ信号の反転出力を発生し出力端子１４（以下ＣＯＢ）
に出力し、同時にＣＯＢは和信号発生回路２のＴｒ Ｔ
２７、Ｔ３４のゲートに接続される。
Ｉ、ＣＩの値に応じて図９に示す真理値表に従って桁上
げ信号の反転出力を発生し出力端子１４（以下ＣＯＢ）
に出力し、同時にＣＯＢは和信号発生回路２のＴｒ Ｔ
２７、Ｔ３４のゲートに接続される。
【０００８】桁上げ信号伝搬型加算回路を構成する場
合、ＣＯＢは次段加算回路のＣＩ入力に接続される事に
なるため、ＣＩに接続されるゲート負荷は２つ増えて容
量Ｃ１１はゲート８個分容量となり、高速化のための障
害となる。
合、ＣＯＢは次段加算回路のＣＩ入力に接続される事に
なるため、ＣＩに接続されるゲート負荷は２つ増えて容
量Ｃ１１はゲート８個分容量となり、高速化のための障
害となる。
【０００９】
【発明が解決しようとする課題】このように従来の加算
回路においては、桁上げ信号伝搬型加算回路を構成する
場合、桁下信号ラインの負荷が大きくなり回路の高速化
の妨げとなるという欠点があった。
回路においては、桁上げ信号伝搬型加算回路を構成する
場合、桁下信号ラインの負荷が大きくなり回路の高速化
の妨げとなるという欠点があった。
【００１０】高速化のためにＴｒのサイズを大きくしよ
うとしても、それが逆にゲート負荷の増大につながるた
めあまり効果が無い。
うとしても、それが逆にゲート負荷の増大につながるた
めあまり効果が無い。
【００１１】
【課題を解決するための手段】本発明の加算回路は、第
１、第２の入力端子と、桁上げ信号入力端子と、桁上げ
信号出力端子と、前記第１、第２の入力端子と、前記桁
上げ信号入力より入力される信号を入力とし、桁上げ信
号を発生し桁上げ信号出力端子に出力する桁上げ信号発
生回路と、前記第１、第２の入力端子、前記桁上げ信号
入力から入力される信号と、該桁上げ信号発生回路の発
生する桁上げ信号を入力とし、和信号を発生し和信号出
力端子に出力する和信号発生回路を備え、前記桁上げ信
号発生回路の発生する桁上げ信号は第一のインバータを
介して前記和信号発生回路に入力され、前記第１、第２
の入力端子より入力される信号は論理を合わせるため第
２、第３のインバータを介して前記桁上げ信号回路もし
くは該和信号発生回路に入力される事で構成されてい
る。
１、第２の入力端子と、桁上げ信号入力端子と、桁上げ
信号出力端子と、前記第１、第２の入力端子と、前記桁
上げ信号入力より入力される信号を入力とし、桁上げ信
号を発生し桁上げ信号出力端子に出力する桁上げ信号発
生回路と、前記第１、第２の入力端子、前記桁上げ信号
入力から入力される信号と、該桁上げ信号発生回路の発
生する桁上げ信号を入力とし、和信号を発生し和信号出
力端子に出力する和信号発生回路を備え、前記桁上げ信
号発生回路の発生する桁上げ信号は第一のインバータを
介して前記和信号発生回路に入力され、前記第１、第２
の入力端子より入力される信号は論理を合わせるため第
２、第３のインバータを介して前記桁上げ信号回路もし
くは該和信号発生回路に入力される事で構成されてい
る。
【００１２】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例の構成図であり、
図２に示した回路と同じ部分には同一符号を付してい
る。
図２に示した回路と同じ部分には同一符号を付してい
る。
【００１４】図１において入力端子１１（以下ＡＩ）は
ＭＯＳトランジスタ（以下単にＴｒ）Ｔ１１、Ｔ１３、
Ｔ１６、Ｔ１８のゲートに接続され、同時にインバータ
Ｉ１を介してＴ２１、Ｔ２４、Ｔ２８、Ｔ３１に接続さ
れ、入力端子１２（以下ＢＩ）はＴｒ Ｔ１２、Ｔ１
４、Ｔ１７、Ｔ１９のゲートに接続され、同時にインバ
ータＩ２を介してＴ２２、Ｔ２５、Ｔ２９、Ｔ３２に接
続され、入力端子１３（以下ＣＩ）はＴｒ Ｔ１５、Ｔ
２０のゲートに接続され、入力端子１６（以下ＣＩＢ）
はＴｒ Ｔ２３、Ｔ２６、Ｔ３０、Ｔ３３のゲートに接
続される。
ＭＯＳトランジスタ（以下単にＴｒ）Ｔ１１、Ｔ１３、
Ｔ１６、Ｔ１８のゲートに接続され、同時にインバータ
Ｉ１を介してＴ２１、Ｔ２４、Ｔ２８、Ｔ３１に接続さ
れ、入力端子１２（以下ＢＩ）はＴｒ Ｔ１２、Ｔ１
４、Ｔ１７、Ｔ１９のゲートに接続され、同時にインバ
ータＩ２を介してＴ２２、Ｔ２５、Ｔ２９、Ｔ３２に接
続され、入力端子１３（以下ＣＩ）はＴｒ Ｔ１５、Ｔ
２０のゲートに接続され、入力端子１６（以下ＣＩＢ）
はＴｒ Ｔ２３、Ｔ２６、Ｔ３０、Ｔ３３のゲートに接
続される。
【００１５】また桁上げ信号発生回路１は図１０の真理
値表に従って桁上げ信号反転出力を出力端子１４（以下
ＣＯＢ）に出力し、同時にインバータＩ３を介してＴ２
７、Ｔ３４のゲートに入力し、また出力端子１７（以下
ＣＯ）に出力する。
値表に従って桁上げ信号反転出力を出力端子１４（以下
ＣＯＢ）に出力し、同時にインバータＩ３を介してＴ２
７、Ｔ３４のゲートに入力し、また出力端子１７（以下
ＣＯ）に出力する。
【００１６】桁上げ信号伝搬型加算回路を構成する場
合、ＯＣＢは次段加算回路のＣＩ入力に接続される事に
なるため、ＣＩに接続されるゲート負荷は２つ増えて容
量Ｃ１２はゲート４個分の容量となり、従来例と比べて
半分になる。
合、ＯＣＢは次段加算回路のＣＩ入力に接続される事に
なるため、ＣＩに接続されるゲート負荷は２つ増えて容
量Ｃ１２はゲート４個分の容量となり、従来例と比べて
半分になる。
【００１７】ただしインバータＩ３を介することで和信
号発生回路２への桁上げ信号入力が反転するため和信号
発生回路２における入力論理が合わなくなる。よって真
理値表２に従って、ＡＩ、ＢＩに対してもインバータＩ
１、Ｉ２をそれぞれ挿入し論理を反転させ入力する。た
だしＣＩにかんしては、前段で桁上げ信号を正転及び反
転の両方で出力しているのこれを用いる事で対応でき
る。
号発生回路２への桁上げ信号入力が反転するため和信号
発生回路２における入力論理が合わなくなる。よって真
理値表２に従って、ＡＩ、ＢＩに対してもインバータＩ
１、Ｉ２をそれぞれ挿入し論理を反転させ入力する。た
だしＣＩにかんしては、前段で桁上げ信号を正転及び反
転の両方で出力しているのこれを用いる事で対応でき
る。
【００１８】図３に従来例におけるタイミング図、図４
に本実施例におけるタイミング図をしめす。従来例にお
いてＣＩに対してＣＯＢは時間ｔ１分だけ遅れるとする
と、本実施例においては負荷が半分になっているため半
分のｔ１／２ですむ。逆にＳＯＢはインバータ３、を介
す分だけ遅れるが、桁上げ信号の伝搬時間を短くする効
果の方が大きい。例えば８ビット加算回路の場合従来
（７×ｔ１＋ｔ２）時間かかったとすると本実施例にお
いては（３．５×ｔ１＋ｔ３）となり、ｔ３は３．５×
ｔ１に比べ小さいので大きな効果がある。
に本実施例におけるタイミング図をしめす。従来例にお
いてＣＩに対してＣＯＢは時間ｔ１分だけ遅れるとする
と、本実施例においては負荷が半分になっているため半
分のｔ１／２ですむ。逆にＳＯＢはインバータ３、を介
す分だけ遅れるが、桁上げ信号の伝搬時間を短くする効
果の方が大きい。例えば８ビット加算回路の場合従来
（７×ｔ１＋ｔ２）時間かかったとすると本実施例にお
いては（３．５×ｔ１＋ｔ３）となり、ｔ３は３．５×
ｔ１に比べ小さいので大きな効果がある。
【００１９】また本実施例においては従来例のもってい
た加算回路の対称性を損なう事が無いのでコンパクトな
レイアウトが可能である。
た加算回路の対称性を損なう事が無いのでコンパクトな
レイアウトが可能である。
【００２０】ところで図５に本発明と同様に負荷容量を
２つに分けて各々をドライブするインバータを挿入した
例として、特開平３−６３８５２号公報の例を第２の従
来例としてしめすが、この従来例においては演算回路の
桁上げ信号伝搬を高速化するために、演算回路の論理を
合わせようという技術思想はなく、本願とは別のもので
ある。
２つに分けて各々をドライブするインバータを挿入した
例として、特開平３−６３８５２号公報の例を第２の従
来例としてしめすが、この従来例においては演算回路の
桁上げ信号伝搬を高速化するために、演算回路の論理を
合わせようという技術思想はなく、本願とは別のもので
ある。
【００２１】次に図６は本発明の第２の実施例の構成図
であり、図１に示した回路と同じ部分には同一符号を付
している。
であり、図１に示した回路と同じ部分には同一符号を付
している。
【００２２】図６においてＡＩがＴｒ Ｔ２１、Ｔ２
４、Ｔ２８、Ｔ３１のゲートに接続され、同時にインバ
ータＩ５を介してＴ１１、Ｔ１３、Ｔ１６、Ｔ１８に接
続され、ＢＩがＴｒ Ｔ２２、Ｔ２５、Ｔ２９、Ｔ３２
のゲートに接続され、同時にインバータＩ６を介してＴ
１２、Ｔ１４、Ｔ１７、Ｔ１９に接続され、ＣＩがＴｒ
Ｔ２３、Ｔ２６、Ｔ３０、Ｔ３３のゲートに接続され、
ＣＩＢがＴｒ Ｔ１５、Ｔ２０のゲートに接続され、桁
上げ信号入力として反転信号を受け取る構成となってお
り第１の実施例からの桁上げ信号出力を受けるのに適し
た回路になっている。
４、Ｔ２８、Ｔ３１のゲートに接続され、同時にインバ
ータＩ５を介してＴ１１、Ｔ１３、Ｔ１６、Ｔ１８に接
続され、ＢＩがＴｒ Ｔ２２、Ｔ２５、Ｔ２９、Ｔ３２
のゲートに接続され、同時にインバータＩ６を介してＴ
１２、Ｔ１４、Ｔ１７、Ｔ１９に接続され、ＣＩがＴｒ
Ｔ２３、Ｔ２６、Ｔ３０、Ｔ３３のゲートに接続され、
ＣＩＢがＴｒ Ｔ１５、Ｔ２０のゲートに接続され、桁
上げ信号入力として反転信号を受け取る構成となってお
り第１の実施例からの桁上げ信号出力を受けるのに適し
た回路になっている。
【００２３】桁上げ発生回路１及び和信号発生回路２の
構成は第１の実施例と同一であり、桁上げ信号発生回路
の発生する桁上げ信号はＣＯに出力されると同時にイン
バータＩ３を介して和信号発生回路２のＴｒ Ｔ２７、
Ｔ３４のゲートに接続され、第１の実施例と同時に桁上
げ信号の負荷を減らすような構成となっているため同様
の効果を得る事ができる。
構成は第１の実施例と同一であり、桁上げ信号発生回路
の発生する桁上げ信号はＣＯに出力されると同時にイン
バータＩ３を介して和信号発生回路２のＴｒ Ｔ２７、
Ｔ３４のゲートに接続され、第１の実施例と同時に桁上
げ信号の負荷を減らすような構成となっているため同様
の効果を得る事ができる。
【００２４】図７にこれらの実施例を用いて構成した８
ビット桁上げ信号伝搬型加算回路の構成図を示す。
ビット桁上げ信号伝搬型加算回路の構成図を示す。
【００２５】加算回路５Ａ、５Ｂ、５Ｃ、５Ｄは第１の
実施例と同一の構成であり、加算回路の第２の実施例と
同一の構成である。
実施例と同一の構成であり、加算回路の第２の実施例と
同一の構成である。
【００２６】ここで加算回路５Ａ、５Ｂ、５Ｃ、５Ｄの
桁上げ信号出力ＣＯ０、ＣＯ２、ＣＯ４、ＣＯ６及びＣ
ＯＢ０、ＣＯＢ２、ＣＯＢ４、ＣＯＢ６を加算回路６
Ａ、６Ｂ、６Ｃ、６Ｄの桁上げ信号入力ＣＩ１、ＣＩ
３、ＣＩ５、ＣＩ７及びＣＩＢ１、ＣＩＢ３、ＣＩＢ
５、ＣＩＢ７に接続する事で高速な加算回路を構成する
事が出来る。
桁上げ信号出力ＣＯ０、ＣＯ２、ＣＯ４、ＣＯ６及びＣ
ＯＢ０、ＣＯＢ２、ＣＯＢ４、ＣＯＢ６を加算回路６
Ａ、６Ｂ、６Ｃ、６Ｄの桁上げ信号入力ＣＩ１、ＣＩ
３、ＣＩ５、ＣＩ７及びＣＩＢ１、ＣＩＢ３、ＣＩＢ
５、ＣＩＢ７に接続する事で高速な加算回路を構成する
事が出来る。
【００２７】また図８に本発明を減算回路に応用する場
合の構成例を示す。
合の構成例を示す。
【００２８】図８においてＡＩはＴｒ Ｔ２１、Ｔ２
４、Ｔ２８、Ｔ３１のゲートに接続され、同時にインバ
ータＩ５を介してＴ１１、Ｔ１３、Ｔ１６、Ｔ１８に接
続され第１の実施例に対しＡＩ信号を反転して入力した
構成となっている。ＢＩからＡＩを減算する演算に適し
た回路となっている。
４、Ｔ２８、Ｔ３１のゲートに接続され、同時にインバ
ータＩ５を介してＴ１１、Ｔ１３、Ｔ１６、Ｔ１８に接
続され第１の実施例に対しＡＩ信号を反転して入力した
構成となっている。ＢＩからＡＩを減算する演算に適し
た回路となっている。
【００２９】
【発明の効果】以上説明したように本発明は桁上げ信号
伝搬型加算回路において、桁上げ信号伝搬ラインの負荷
をインバータを介する事で２つに分割し、インバータ挿
入による論理の変化を、入力信号ラインにインバータを
介する事で補正を加えた加算回路を用いる事で、桁上げ
信号伝搬ラインの負荷を軽くし回路の高速化を可能にす
る効果がある。
伝搬型加算回路において、桁上げ信号伝搬ラインの負荷
をインバータを介する事で２つに分割し、インバータ挿
入による論理の変化を、入力信号ラインにインバータを
介する事で補正を加えた加算回路を用いる事で、桁上げ
信号伝搬ラインの負荷を軽くし回路の高速化を可能にす
る効果がある。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】従来技術における構成図。
【図３】従来技術における動作タイミング図。
【図４】本発明における動作タイミング図。
【図５】第２の従来例を示す構成図。
【図６】本発明の第２実施例を示す構成図。
【図７】本発明を用いた桁上げ信号伝搬型加算回路の構
成例。
成例。
【図８】本発明の第３の実施例を示す構成図。
【図９】従来例の動作を示す真理値表図。
【図１０】実施例１及び２の動作を示す真理値表図。
１ 桁上げ信号発生回路 ２ 和信号発生回路 ３，１１〜１３，１６ 入力端子 ４，１４，１５，１１，１８ 出力端子 Ｔ１〜Ｔ１０，Ｔ１１〜Ｔ３４ ＭＯＳトランジスタ Ｉ１〜Ｉ７ インバータ ５Ａ，５Ｂ，５Ｃ，５Ｄ 本発明実施例１の加算回路 ６Ａ，６Ｂ，６Ｃ，６Ｄ 本発明実施例２の加算回路
Claims (1)
- 【請求項１】 ｍビット目の加算回路の桁上げ信号出力
がｍ＋１ビット目の加算回路の桁上げ信号入力となり桁
上げ信号が次々に伝搬していくようなｎビット桁上げ信
号伝搬型演算回路を構成する加算回路において、前記加
算回路は第１、第２の入力端子と、桁上げ信号入力端子
と、和信号出力端子と、桁上げ信号出力端子と、前記第
１、第２の入力端子と、前記桁上げ信号入力より入力さ
れる信号を入力とし、桁上げ信号を発生し桁上げ信号出
力端子に出力する桁上げ信号発生回路と、前記第１、第
２の入力端子、前記桁上げ信号入力から入力される信号
と、該桁上げ信号発生回路の発生する桁上げ信号を入力
とし、和信号を発生し和信号出力端子に出力する和信号
発生回路を備え、前記桁上げ信号発生回路の発生する桁
上げ信号は第一のインバータを介して前記和信号発生回
路に入力され、前記第１、第２の入力端子より入力され
る信号は論理を合わせるため第２、第３のインバータを
介して前記桁上げ信号回路もしくは該和信号発生回路に
入力される事を特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30151393A JP2513432B2 (ja) | 1993-12-01 | 1993-12-01 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30151393A JP2513432B2 (ja) | 1993-12-01 | 1993-12-01 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152536A JPH07152536A (ja) | 1995-06-16 |
| JP2513432B2 true JP2513432B2 (ja) | 1996-07-03 |
Family
ID=17897835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30151393A Expired - Fee Related JP2513432B2 (ja) | 1993-12-01 | 1993-12-01 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513432B2 (ja) |
-
1993
- 1993-12-01 JP JP30151393A patent/JP2513432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07152536A (ja) | 1995-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960312 |
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