JPS6210744A - 秘密コ−ドデ−タの保護方法および回路 - Google Patents

秘密コ−ドデ−タの保護方法および回路

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JPS6210744A
JPS6210744A JP61154939A JP15493986A JPS6210744A JP S6210744 A JPS6210744 A JP S6210744A JP 61154939 A JP61154939 A JP 61154939A JP 15493986 A JP15493986 A JP 15493986A JP S6210744 A JPS6210744 A JP S6210744A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データメモリ内に記憶されている秘密コード
データを、メモリ出力端における信号からメモリ内容を
推定し得る解析に対して保護するための方法およびこの
方法を実施するためのデータメモリを有する集積回路に
関する。
〔従来の技術〕
このような集積回路は、安全およびアクセスシステム、
勘定または登録システムならびに販売およびクレジット
システムに使用され得るいわゆるチップカードの主要な
要素である。集積回路およびデータメモリへのアクセス
はカード読取り装置内でカード表面への電気的外部接触
を介して行われる。
多くの用途では、カード所持者またはカードの識別また
は真正証明のための秘密コードとして使用され得るメモ
リデータがカード上に記憶されている。システムの安全
性は、いかに良好にこれらのデータが不正な解析に対し
て保護されるかに関係する。従って、カードおよび読取
り装置の不正使用に対する安全性に高度の要求が課せら
れる。
しかし、現在の経験を取り入れた安全対策に基づいて、
通常１つのＥ２．−ＰＲＯＭメモリから成るデータメモ
リの内容を解析する試みはほとんど成功の見込みがない
。しかし、メモリ出力端またはそれに接続されている周
辺論理装置への間接的な影響からこれらのメモリデータ
を推定する試みがなされ得よう。
〔発明が解決しようとする問題点〕
本発明の目的は、前記種類の集積回路および方法を、周
辺論理装置へのメモリデータの間接的影響からメモリ内
容が推定されることを防止し得るように構成することで
ある。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項、
第１２項に記載の特徴を具備することにより達成される
。
本発明の実施態様は特許請求の範囲第２項以下および第
１３項以下にあげられている。
本発明は、メモリセルの出力端、通常はメモリ領域の列
線が正常状態では周辺論理装置に対して阻止されている
ことに基づいている。この阻止は、秘密データが周辺論
理装置内で実際にデータ比較のために必要とされる短い
時間間隔の間だけ解除される。従って、解析が行われ得
るであろう時間はたとえば数μｓの短い時間に制限され
ている。
好ましくは、保護すべき出力線は１つの特定の電位に、
記憶されている情報に無関係に接続されている。回路の
安全性は、本発明の実施態様によれば、アクセス時間の
開始が外部から認識不可能に定められていることにより
、一層高められ得る。
それによって、短いアクセス時間を利用することはほぼ
不可能である。そのための好ましい対策は、１つの計数
装置は組み合わさって時間開始の時点の統計的変動を可
能にするチップ内部の１つの乱数発生器を介して時間開
始の時点を定めることである。
可能な解析の試みの回数を一層制限するためには、１つ
のメモリアクセスの開始が、当該のコード語と共通にア
ドレス指定される１つの計数メモリ内の１つの書込み過
程により開始される。各アクセスは計数メモリの１ビツ
トを必要とする。これらの計数ビー／　トの数が許容さ
れる試みの回数を定める。それによって計数メモリは、
そのオーバーフローの際にカードを拘束するだけでなく
、同時に各解析の可能性をなくす１つのコード固有の対
応付けられたカウンタとしての役割をする。
計数メモリ内の書込み過程の終了後に、秘密データへの
アクセスの阻止が解除されるだけでなく、同時に１つの
タイミング回路が始動される。このタイミング回路は好
ましくは１つの単安定マルチバイブレータから成り、そ
の復帰縁がコード比較のために利用可能な時間間隔の終
了を意味する。
完全に書込まれたセルメモリの不正操作を防止するため
には、本発明により、書込まれた状態がメモリの中性状
態に相当することは目的にかなっている。実際に秘密コ
ードデータを含んでいるメモリアドレスにのみアクセス
阻止を制限するためには、本発明によれば、１つの別の
メモリが識別メモリとして存在させることができる。
〔実施例〕
以下には、第１図および第２図に示されている実施例に
より本発明を一層詳細に説明する。
第１図に示されているように、集積回路はアドレスデコ
ーダ１、データメモリ２、識別メモリ３および計数メモ
リ４を有する。
すべてのメモリは並列にｍ本のアドレス線を介してアド
レスデコーダ１からアドレス指定され得る。さらに、計
数メモリ４にはビット−デコーダ５を介してアドレスカ
ウンタ６が接続されている。
計数メモリ４の出力端はオア回路７を介して単安定マル
チバイブレータ８およびタイミング回路９と接続されて
いる。識別メモリ３およびタイミング回路９の出力端は
ノア回路１０を介して、メモリ２のデータ出力線１２内
に接続されているアクセス阻止装置１１の制御入力端に
接続されている。
図示を簡単にするため、データメモリ２のｎ本の列線の
うちの１つおよびそれに付属の阻止装置のみが図面に示
されている。１３は、メモリ駆動部およびコンパレータ
論理回路を有する周辺論理装置であり、その構成および
機能は一般に知られている。
データメモリ２の各アドレスには識別メモリ３および計
数メモリ４の１つのアドレスまたは１つのメモリ場所が
固定的に対応付けられている。識別メモリ３を介して、
メモリ２内の付属のデータが保護されているか否かが確
認されている。識別メモリ３が１ビツト幅である図示さ
れている例では、論理１の出力電圧は、付属のメモリ範
囲が保護されていないことを意味する。論理Ｏの出力電
圧は、秘密を守るべきコードデータが記憶されているデ
ータメモリ２の１つの保護されたメモリ範囲を示す。
不揮発性Ｅ２−ＰＲＯＭ計数メモリ４の語幅は、メモリ
２への許容し得るアクセスまたはアクセスの試みの回数
を定める。図示されている例では、１つのアドレスのも
とに応答可能な各メモリ場所は４ビツト幅である。各メ
モリアクセスは計数メモリ４の１ビツトを費やす。１つ
のアクセスの際に１つの正しいデータ比較が実行され、
従ってまたレリーズが達成されているときのみ、書込ま
れたカウンタビットが再び消去され得る。メモリのオー
バーフローの際には、いまの例では４回のアクセスの試
みの後にはデータメモリ２内の付属のメモリ場所は閉塞
されている。同時に、以下の説明から一層明らかになる
ように、各解析の可能性がなくされている。
計数メモリ４内へ書込むべきビットはビット検出器５を
介してアドレスカウンタ６から構成される 装置に対して１つの確実な出発状態が予め与えられてい
るように、中性の計数メモリ、すなわちまだ書込みが行
われていない計数メモリが阻止装置１１の阻止を行う。
図示されている例では、この中性状態は１つの論理Ｏ内
容により示されている。０−０−１１の組合わせはたと
えば、データメモリ２の付属のメモリ場所に２回のアク
セスの試みが行われたことを意味する。たとえば１つの
メモリ内容ｏ−ｏ−ｏ−ｏが存在すれば、付属のコード
範囲に既に４回のアクセスが行われた。
こうして計数メモリが完全に書込まれているので、タイ
ミング回路９をトリガすることはもはや不可能である。
以下には、装置の作動の仕方を、データメモリ２内で呼
出されたアドレスが保護すべき秘密のアドレスを含んで
いるという仮定のちとに説明する。
所望のアドレスは周辺論理装置およびメモリ駆動部１３
からアドレス検出器１に到達し、それを介して同時にデ
ータメモリ２内、識別メモリ３内および計数メモリ４内
の当該のメモリ場所がアドレス指定される。仮定により
秘密のデータを含んでいるので、識別メモリ３内の当該
のメモリ場所は論理Ｏでマークされている。このレベル
は入力側でノアゲート１０に与えらており、従ってその
出力信号はその第２の入力端における信号レベルに関係
しかつ休止状態で導通している。阻止はそれによって能
動的である。
阻止装置１１は各列線１２に対して１つのトランジスタ
１４を有し、その制御される電流バスが列線を１つの所
与の電位ＵＳ５と接続する。トランジスタ１４が導通し
ていれば、阻止が作用する。
それに対してトランジスタ１４が遮断されていれば、付
属の列線１２はレリーズされている。
阻止を１つのコードデーターアドレスに対して解除する
ためには、１つの“自由な”、すなわち計数メモリ４内
のなお消去されているビットがアドレス指定されていな
ければならない。これはオアゲート７を介して、ここで
はＲＳフリップフロップから成るマルチバイブレータ８
のセットにより登録される。
タイミング回路９は、マルチバイブレータ８が計数メモ
リ４内の１つの自由なビット（論理１）のアドレス指定
を介してセットされ、かつこのビットが続いて論理０で
書込まれたとき、１つの信号Ｚにより始動される。アド
レス指定されたカラシタビットの１つの許容されない切
換わりの際には、アドレスカウンタ６の出力端からの１
つの導線１５を介してマルチバイブレータ８が直ちにリ
セットされる。マルチバイブレータ８の出力信号とオア
回路７の否定された出力信号および（タイミング回路９
を始動させる出力信号を生ずる）１つのアンド回路１６
内の信号Ｚとの論理演算に基づいて、タイミング回路９
が直ちに安全な状態にリセットされ、その状態でノアゲ
ート１０を介して阻止装置１１が阻止される。
他の場合には、タイミング回路９はノア回路１０および
トランジスタ１４を介して所与の切換段階の間に列線１
２を不導通状態にする。
またタイミング回路９は、もし前記の仮定が満足されて
いるならば、間接的に計数メモリ４およびその後に接続
されている構成要素を介してデータメモリ３の１つのア
ドレス信号を介してトリガされる。その後、タイミング
回路９により定められた時間窓の内側ではメモリ出力端
はレリーズされており、他方時間窓の外側ではメモリ出
力端はデータメモリ２の内容に無関係に所与の電位に接
続されている。
いまの例ではタイミング回路９はたとえば１つの単安定
マルチバイブレータから成っており、その後縁が時間の
終了を定め、その内側ではデータメモリ２の出力がレリ
ーズされている。この時間は単一のデータ比較のために
必要な時間よりも長くない。すなわち、換言すれば、時
間窓を定めるためのタイミング回路９の時定数はちょう
ど、１つのメモリ場所に記憶されているコード語が周辺
およびコンパレータ論理回路３を介して参照データと比
較され得るような時間に選定されている。
これらの参照データはたとえばチップカードではカード
所持者の個人識別番号またはそれに類似するものである
。
参照符号１７を付されているのは、評価時間間隔の開始
を定める内部の時間窓制御部である。アンド回路１６の
作用によりタイミング回路９は、時間窓制御部１７の出
力信号Ｚが１つの論理ルベルをとるときに初めてトリガ
可能である。信号Ｚの発生はたとえば、時間窓制御部が
１つの乱数発生器から成っているならば、簡単に実現可
能である。時間窓制御部は周辺およびコンパレータ論理
装置１３によりデータ比較操作の時間的進行に同期化さ
れている。
この同期化は、後で説明する例からの区別のために破線
で示されている導線２０上の１つのトリガ信号により行
われる。
１つの代替的な実施例では、時間窓制御部１７に対する
トリガパルスが導線２６を経てオフ回路７の出力信号か
ら導き出される。
時間窓制御部１７は両方の場合に下記のように作動する
。乱数発生器１９から１つのカウンタ基準値がレジスタ
１８内に記憶される。導線２６または導線２０を経て１
つのトリガパルスの後にカウンタ２７が始動され、この
カウンタは、そのカウント状態がカウンタ基準値に一致
するまでインクレメントされる。それに続いて信号Ｚが
出力される。
タイミング回路９の出力信号は阻止装置１１にも周辺お
よびコンパレータ装置１３にも供給される。周辺および
コンパレータ装置１３内でこの信号は、所望のデータ比
較を実行するための時間窓をトリガする役割をする。
第２図には、時間窓制御部１７′を構成するための第３
の例が示されている。この例では、タイミング回路９の
予言可能でない開始が計数メモリ４内の１つのメモリセ
ルの書込み継続時間に下記のように関係している。
計数メモリ４内の１つの自由なビットの検出の後にマル
チバイブレータ８がセットされる。それにより１つの単
安定マルチバイブレータ２１を介して、Ｑ出力端で周辺
およびコンパレータ装置１３に通じている別の１つのフ
リップフロップ２２もセットされる。
この信号に基づいて、前記のように計数メモリ４の当該
の自由なメモリセル内へ書込む１つの書込み操作が開始
される。
書込みのために当該のメモリセルの制御入力端に周辺お
よびコンパレータ装置１３から方形パルスが与えられる
。第２図に概要を示されているように、これらの方形パ
ルスはアンド回路２４を介して、その第２の入力端に導
線２３上の論理ルヘルが与えられるまで与えられる。各
方形パルスはメモリセルのしきい電圧の段階的な上昇を
生ぜしめる。しきい電圧が所与の参照電圧に到達すると
直ちに、書込み操作は終了される。しきい電圧はそれぞ
れ方形パルスの間の時間中に測定される。
１つのメモリセルの書込み継続時間を測定するこの方法
はドイツ連邦共和国特許出願公開第２８２８８５５号お
よびそれに対応する米国特許第４２７９０２４号明細書
に記載されている。
書込み過程が終了すると、オア回路７の出力信号が論理
ｌから論理０へ変化する。それによりリセット入力端Ｒ
を介してフリップフロップ２２がリセットされ、その結
果としてご出力端を介して信号Ｚが発生され、またアン
ド回路１６を介してタイミング回路９がトリガされる。
同時にアンド回路２４がすべての他の方形パルスを阻止
する。
計数メモリ４のメモリセルは書込み操作にとって重要な
特性に関して１つの許容スペクトル内で異なっているの
で、書込み時間も予め決定不可能なばらつきを生ずる。
このことは１つのチップ上のメモリセルに当てはまるだ
けでなく、種々のチップ上のメモリセルにも当てはまる
。
【図面の簡単な説明】 第１図および第２図はそれぞれ本発明の実施例の概要図
である。 １・・・アドレスデコーダ、２・・・データメモリ、３
・・・識別メモリ、４・・・計数メモリ、５・・・ビッ
ト検出器、６・・・アドレスカウンタ、７・・・オア回
路、８・・・マルチバイブレータ、９・・・タイミング
回路、１０・・・ノア回路、１１・・・アクセス阻止装
置、１２・・・データ出力線、１３・・・周辺論理装置
、１４・・・トランジスタ、１６・・・アンド回路、１
７．１７′・・・時間窓制御部、１８・・・レジスタ、
１９・・・乱数発生器、２１・・・単安定マルチバイブ
レータ、２２・・・フリップフロップ、２４・・・アン
ド回路、２７・・・カウンタ。 ｒ６１１８）代理人プｒ理士′冨村　潔手　続　ネ市　
正　書（自発） 昭和６１年　８月　１日 特許庁長官殿　　　　　　　　　　　　　　　　　　９
−１、事件の表示　　特願昭６１−１５４９３９２、発
明の名称　　秘密コードデータの保護方法および回路３
、補正をする者 事件との関係　　特許出願人 住　所　ドイツ連邦共和国ベルリン及ミュンヘン（番地
なし） 名　称　シーメンス、アクチェンゲゼルシャフト４、代
理人■１１２ 住　所　東京都文京区大塚４−１６−１２とおり補正す
る。

Claims (1)

  1. 【特許請求の範囲】 １）データメモリ内に記憶されている秘密コードデータ
    を、メモリ出力端における信号からメモリ内容を推定し
    得る解析に対して保護するための方法において、データ
    メモリ（２）から周辺論理装置（１３）へのコードデー
    タの転送が所与の時間間隔内に制限されることを特徴と
    する秘密コードデータの保護方法。 ２）時間間隔の開始が計数メモリ（４）内の１つのメモ
    リセルの書込みにより開始されることを特徴とする特許
    請求の範囲第１項記載の方法。 ３）時間間隔の開始時に１つの単安定マルチバイブレー
    タが始動され、その後縁が時間間隔の終了を定めること
    を特徴とする特許請求の範囲第１項または第２項記載の
    方法。 ４）データメモリ（２）の各データアドレスにより、ア
    ドレス指定を登録する１つの計数メモリ（４）がアドレ
    ス指定されることを特徴とする特許請求の範囲第１項な
    いし第３項のいずれか１項に記載の方法。 ５）データメモリ（２）から周辺論理装置（１３）への
    データ転送を阻止するため、データメモリの出力線（１
    ２）がデータメモリ（２）のデータに無関係に固定電位
    に接続されることを特徴とする特許請求の範囲第１項な
    いし第４項のいずれか１項に記載の方法。 ６）計数メモリ（５）の書込み状態が付属のメモリセル
    のアンロード状態であることを特徴とする特許請求の範
    囲第２項ないし第５項のいずれか１項に記載の方法。 ７）データメモリ（２）および計数メモリ（４）と共通
    に１つの識別メモリ（３）がアドレス指定され、またデ
    ータメモリ（２）から周辺論理装置（１３）へのデータ
    転送の阻止が識別メモリ（３）内のメモリ情報に関係し
    ていることを特徴とする特許請求の範囲第１項ないし第
    ６項のいずれか１項に記載の方法。 ８）時間間隔が、単一のデータ比較のみが可能であるよ
    うに選定されていることを特徴とする特許請求の範囲第
    １項ないし第７項のいずれか１項に記載の方法。 ９）時間間隔の開始がチップ内部の制御部により、また
    外部から認識不可能に定められていることを特徴とする
    特許請求の範囲第１項ないし第８項のいずれか１項に記
    載の方法。 １０）時間間隔の開始が乱数発生器（１９）により定め
    られることを特徴とする特許請求の範囲第９項記載の方
    法。 １１）時間間隔の開始が計数メモリ（４）の１つのメモ
    リセルの書込み継続時間に関係していることを特徴とす
    る特許請求の範囲第９項記載の方法。 １２）データメモリ内に記憶されている秘密コードデー
    タを、メモリ出力端における信号からメモリ内容を推定
    し得る解析に対して保護するための集積保護回路におい
    て、データメモリ（２）の出力端が、１つの時間窓を定
    める１つのタイミング回路（９）により駆動される１つ
    の阻止装置（１１）に接続されており、タイミング回路
    （９）が少なくとも間接的にデータメモリ（２）の１つ
    のアドレス信号を介してトリガ可能であり、時間窓の内
    側ではデータメモリ出力端が阻止装置（１１）によりレ
    リーズされ、また時間窓の外側ではデータメモリ（２）
    の内容に無関係に１つの所与の電位に接続されているこ
    とを特徴とする秘密コードの保護回路。 １３）タイミング回路（９）が１つの単安定マルチバイ
    ブレータから成っていることを特徴とする特許請求の範
    囲第１２項記載の回路。 １４）各メモリ出力端における阻止装置（１１）が１つ
    のトランジスタ（１４）を有し、その制御区間が保護す
    べきメモリ出力端を所与の電位と接続することを特徴と
    する特許請求の範囲第１２項または第１３項記載の回路
    。 １５）データメモリ（２）と並列に、データメモリ（２
    ）のアドレス指定の回数を登録する１つの計数メモリ（
    ４）が接続されており、この計数メモリ（４）がカウン
    タのオーバーフローを指示する１つの論理要素を介して
    タイミング回路（９）のトリガ入力端と接続されている
    ことを特徴とする特許請求の範囲第１２項ないし第１４
    項のいずれか１項に記載の回路。 １６）計数メモリ（４）が１つのアドレスカウンタ（６
    ）からパルスを与えられていることを特徴とする特許請
    求の範囲第１５項記載の回路。 １７）単安定マルチバイブレータ（８）のセット入力端
    が少なくとも間接的に計数メモリ（４）から、またその
    リセット入力端がアドレスカウンタ（６）からパルスを
    与えられており、またその出力端がタイミング回路（９
    ）に通じていることを特徴とする特許請求の範囲第１５
    項または第１６項記載の回路。 １８）データメモリ（２）と並列に１つの識別メモリ（
    ３）が接続されており、その出力を介して阻止装置（１
    １）が能動化可能または不能動化可能であることを特徴
    とする特許請求の範囲第１２項ないし第１７項のいずれ
    か１項に記憶の回路。 １９）内部の時間窓制御部（１７）がタイミング回路（
    ９）の入力端に接続されていることを特徴とする特許請
    求の範囲第１２項ないし第１７項のいずれか１項に記載
    の回路。 ２０）時間窓制御部（１７）が乱数発生器から成ってい
    ることを特徴とする特許請求の範囲第１９項記載の回路
    。
JP61154939A 1985-07-03 1986-07-01 秘密コ−ドデ−タの保護方法および回路 Pending JPS6210744A (ja)

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AT (1) ATE52631T1 (ja)
DE (1) DE3671119D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03276346A (ja) * 1990-03-27 1991-12-06 Nec Corp メモリカード
JP2003536188A (ja) * 2000-06-19 2003-12-02 エスティマイクロエレクトロニクス エスエー 使用検出回路

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU593620B2 (en) * 1986-06-30 1990-02-15 Wang Laboratories, Inc. Operator interface servicing module
DK169883B1 (da) * 1988-02-25 1995-03-20 Siemens Ag Fremgangsmåde til sikring af hemmelige kodedata lagret i et datalager og kredsløbsarrangement til udøvelse af fremgangsmåden
JP2595314B2 (ja) * 1988-06-30 1997-04-02 三菱電機株式会社 誤書き込み防止機能を備えたｉｃカ―ド
ATE96572T1 (de) * 1988-07-20 1993-11-15 Siemens Ag Verfahren zum schutz von schaltungsanordnungen mit als zaehler eingesetztem elektrisch programmierbarem nichtfluechtigem speicher vor grenzwertiger, nicht eindeutiger programmierung dieses speichers und schaltungsanordnung zur durchfuehrung des verfahrens.
US5497462A (en) * 1988-07-20 1996-03-05 Siemens Aktiengesellschaft Method and circuit for protecting circuit configurations having an electrically programmable non-volatile memory
GB9212266D0 (en) * 1992-06-10 1992-07-22 Racal Datacom Ltd Access control
FR2707409B3 (fr) * 1993-07-09 1995-06-23 Solaic Sa Procédé pour limiter le temps d'enregistrement ou de lecture d'informations sensibles dans une carte à mémoire, et carte à mémoire pour la mise en Óoeuvre de ce procédé.
WO1996021225A1 (en) * 1995-01-06 1996-07-11 Vlsi Technology, Inc. On-chip randomly self-programmable non-volatile memory architecture
US5818937A (en) * 1996-08-12 1998-10-06 Ncr Corporation Telephone tone security device
US8024269B1 (en) 1997-08-27 2011-09-20 Datatreasury Corporation Remote image capture with centralized processing and storage
JPH11272509A (ja) * 1998-03-24 1999-10-08 Nec Ic Microcomput Syst Ltd 半導体集積回路
DE19831884C2 (de) 1998-07-17 2001-09-20 Ibm System und Verfahren zum Schutz gegen analytisches Ausspähen von geheimen Informationen
JP3888823B2 (ja) * 2000-02-14 2007-03-07 松下電器産業株式会社 半導体集積回路
WO2003091849A2 (en) 2002-04-23 2003-11-06 The Clearing House Service Company L.L.C. Payment identification code system
FR2847695B1 (fr) * 2002-11-25 2005-03-11 Oberthur Card Syst Sa Entite electronique securisee integrant la gestion de la duree de vie d'un objet
US8725607B2 (en) 2004-01-30 2014-05-13 The Clearing House Payments Company LLC Electronic payment clearing and check image exchange systems and methods
US7668068B2 (en) * 2005-06-09 2010-02-23 Searete Llc Rotation responsive disk activation and deactivation mechanisms
US7694316B2 (en) 2005-05-09 2010-04-06 The Invention Science Fund I, Llc Fluid mediated disk activation and deactivation mechanisms
US8140745B2 (en) * 2005-09-09 2012-03-20 The Invention Science Fund I, Llc Data retrieval methods
US7916592B2 (en) * 2005-05-09 2011-03-29 The Invention Science Fund I, Llc Fluid mediated disk activation and deactivation mechanisms
US8462605B2 (en) 2005-05-09 2013-06-11 The Invention Science Fund I, Llc Method of manufacturing a limited use data storing device
US8159925B2 (en) * 2005-08-05 2012-04-17 The Invention Science Fund I, Llc Limited use memory device with associated information
US8121016B2 (en) * 2005-05-09 2012-02-21 The Invention Science Fund I, Llc Rotation responsive disk activation and deactivation mechanisms
US7770028B2 (en) * 2005-09-09 2010-08-03 Invention Science Fund 1, Llc Limited use data storing device
US7668069B2 (en) * 2005-05-09 2010-02-23 Searete Llc Limited use memory device with associated information
US7565596B2 (en) * 2005-09-09 2009-07-21 Searete Llc Data recovery systems
US7907486B2 (en) * 2006-06-20 2011-03-15 The Invention Science Fund I, Llc Rotation responsive disk activation and deactivation mechanisms
US8220014B2 (en) * 2005-05-09 2012-07-10 The Invention Science Fund I, Llc Modifiable memory devices having limited expected lifetime
US8218262B2 (en) 2005-05-09 2012-07-10 The Invention Science Fund I, Llc Method of manufacturing a limited use data storing device including structured data and primary and secondary read-support information
US7596073B2 (en) * 2005-05-09 2009-09-29 Searete Llc Method and system for fluid mediated disk activation and deactivation
US7748012B2 (en) * 2005-05-09 2010-06-29 Searete Llc Method of manufacturing a limited use data storing device
US7916615B2 (en) * 2005-06-09 2011-03-29 The Invention Science Fund I, Llc Method and system for rotational control of data storage devices
US20110181981A1 (en) * 2005-05-09 2011-07-28 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Method and system for rotational control of data storage devices
US8099608B2 (en) * 2005-05-09 2012-01-17 The Invention Science Fund I, Llc Limited use data storing device
US9396752B2 (en) * 2005-08-05 2016-07-19 Searete Llc Memory device activation and deactivation
US8432777B2 (en) * 2006-06-19 2013-04-30 The Invention Science Fund I, Llc Method and system for fluid mediated disk activation and deactivation
US8264928B2 (en) * 2006-06-19 2012-09-11 The Invention Science Fund I, Llc Method and system for fluid mediated disk activation and deactivation
US11295308B1 (en) 2014-10-29 2022-04-05 The Clearing House Payments Company, L.L.C. Secure payment processing
US11042882B2 (en) 2015-07-01 2021-06-22 The Clearing House Payments Company, L.L.C. Real-time payment system, method, apparatus, and computer program
US11694168B2 (en) 2015-07-01 2023-07-04 The Clearing House Payments Company L.L.C. Real-time payment system, method, apparatus, and computer program
US11436577B2 (en) 2018-05-03 2022-09-06 The Clearing House Payments Company L.L.C. Bill pay service with federated directory model support

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710825A (en) * 1980-06-21 1982-01-20 Tomomichi Usuki Method and apparatus for maintaining secrecy of data, program, circuit and the like

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906460A (en) * 1973-01-11 1975-09-16 Halpern John Wolfgang Proximity data transfer system with tamper proof portable data token
FR2471000B1 (fr) * 1979-11-30 1985-06-28 Dassault Electronique Procede et dispositif de controle du nombre de tentatives d'acces a une memoire electronique, notamment celle d'un circuit integre d'un objet comme une carte de credit ou une carte d'achat
FR2471003B1 (fr) * 1979-11-30 1986-01-24 Dassault Electronique Systeme a objet portatif presentant une information confidentielle et lecteur de cette information, notamment pour des transactions financieres et/ou commerciales
FR2486684A1 (fr) * 1980-07-11 1982-01-15 Transac Cie Developp Transact Objet portatif individualise du genre carte de credit
DE3041109A1 (de) * 1980-10-31 1982-06-09 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Identifikationselement
FR2513408A1 (en) * 1981-09-18 1983-03-25 Thomson Csf Self-destructing memory system for card reader - uses volatile memory in logic authentication circuit providing power cut=out control signal
US4525599A (en) * 1982-05-21 1985-06-25 General Computer Corporation Software protection methods and apparatus
US4421977A (en) * 1982-07-19 1983-12-20 Pitney Bowes Inc. Security system for electronic device
US4716586A (en) * 1983-12-07 1987-12-29 American Microsystems, Inc. State sequence dependent read only memory
US4593384A (en) * 1984-12-21 1986-06-03 Ncr Corporation Security device for the secure storage of sensitive data

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710825A (en) * 1980-06-21 1982-01-20 Tomomichi Usuki Method and apparatus for maintaining secrecy of data, program, circuit and the like

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03276346A (ja) * 1990-03-27 1991-12-06 Nec Corp メモリカード
JP2003536188A (ja) * 2000-06-19 2003-12-02 エスティマイクロエレクトロニクス エスエー 使用検出回路
JP4777595B2 (ja) * 2000-06-19 2011-09-21 エスティマイクロエレクトロニクス エスエー 使用検出回路

Also Published As

Publication number Publication date
EP0207320B1 (de) 1990-05-09
US5014311A (en) 1991-05-07
DE3671119D1 (de) 1990-06-13
EP0207320A1 (de) 1987-01-07
ATE52631T1 (de) 1990-05-15

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