KR20100092301A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 스텐바이모드에서 제1 전원전압이 제1 노드에 공급되는 것을 차단하는 제1 파워스위치; 및 상기 제1 노드와 제2 전원전압이 공급되는 제2 노드 사이에 연결된 제2 파워스위치를 포함하는 반도체 메모리 장치를 제공한다.
스텐바이모드, 래치업

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 누설전류 및 래치업의 발생을 방지할 수 있도록 한 반도체 메모리 장치에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부회로에 필요한 내부전압을 생성하여 사용한다. 반도체 메모리 장치의 내부회로에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(Vcore), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(Vpp), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
한편, 휴대폰, PMP, 노트북 등의 모바일 장치는 휴대가 간편하여 이동중 사용이 가능하지만, 배터리의 용량 한계로 사용시간이 제한된다. 따라서, 모바일 장치의 사용시간의 제한을 늘리기 위해 모바일 장치에 사용되는 반도체 메모리 장치(이하, '모바일용 반도체 메모리 장치'로 칭함)에서는 전력소모를 줄이기 위한 다 양한 시도들이 수행되고 있다.
이와 같은 시도들 중 리드 또는 라이트 동작 등의 실질적인 동작이 수행되지 않고 커맨드 대기 상태로 유지되는 스텐바이모드(stand-by mode)에서 전력소모를 감소시키는 방법이 있는데, 도 1을 참고하여 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 스텐바이모드에서 로우레벨로 인에이블되는 스텐바이신호(STB)를 입력받아 내부회로(12)에 전원전압(VDD)의 공급여부를 제어하는 파워스위치(10)가 구비된다. 이와 같은 구성의 반도체 메모리 장치는 스텐바이모드에서 내부회로(12)에 전원전압(VDD)이 공급되는 것을 차단하여 전력소모를 줄이고 있다.
그런데, 스텐바이 모드에서 파워스위치(10)를 통해 전원전압(VDD)의 공급을 차단하면 내부회로(12)의 입력노드가 플로팅(floating) 상태가 되어, 내부회로(12)에 공급되는 전압을 정확히 확인할 수 없는 문제가 있고, 불필요한 누설전류가 발생되는 문제도 있다. 또한, 내부회로(12)에 포함된 인버터의 PMOS 트랜지스터가 벌크전압으로 전원전압(VDD)을 공급받는 경우 스텐바이 모드에서 플로팅된 노드의 전압이 PMOS 트랜지스터의 벌크전압으로 공급되어 래치업(latch-up)을 야기할 수 있는 문제도 있다.
따라서, 본 발명은 스텐바이모드에서 전원전압의 공급이 차단되어 플로팅되는 입력노드에 소정 전압을 인가함으로써, 누설전류 및 래치업의 발생을 방지할 수 있도록 한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 스텐바이모드에서 제1 전원전압이 제1 노드에 공급되는 것을 차단하는 제1 파워스위치; 및 상기 제1 노드와 제2 전원전압이 공급되는 제2 노드 사이에 연결된 제2 파워스위치를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 제1 전원전압을 구동하는 제1 전원전압 구동부; 스텐바이신호에 응답하여 상기 제1 전원전압을 제1 노드로 전달하는 제1 파워스위치; 제2 전원전압을 구동하여 제2 노드로 출력하는 제2 전원전압 구동부; 상기 제1 및 제2 노드 사이에 연결된 제2 파워스위치; 및 상기 제1 및 제2 노드 사이에 연결된 내부회로를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 제1 전원전압을 구동하는 제1 전원전압 구동부; 스텐바이신호에 응답하여 상기 제1 전원전압을 제1 노드로 전달하는 제1 파워스위치; 및 상기 제1 노드와 접지전압 사이에 연결된 제2 파워스위치를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 스텐바이신호에 응답하여 상기 제1 전원전압을 전달하는 제1 파워스위치; 및 다수의 내부회로를 포함하는 메모리칩 내부에 형성되어, 상기 제1 파워스위치를 통해 제1 전원전압이 전달되는 제1 노드와 제2 노드 사이에 연결된 제2 파워스위치를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 제1 전원전압(VDD1)을 구동하는 제1 전원전압 구동부(20)와, 스텐바이신호(STB)에 응답하여 제1 전원전압(VDD1)을 노드(nd20)로 전달하는 오프칩 파워스위치(21)와, 제2 전원전압(VDD2)을 구동하여 노드(nd21)로 출력하는 제2 전원전압 구동부(22)와, 노드(nd20) 및 노드(nd21) 사이에 연결된 온칩 파워스위치(24)와, 노드(nd20) 및 노드(nd21) 사이에 연결된 내부회로(25)로 구성된다. 여기서, 온칩 파워스위치(24)는 내부회로(25)가 형성된 메모리 칩(23) 내부에 형성되도록 구현된다. 실시예에 따라서 메모리 칩(23)은 다양한 내부회로들을 포함한다.
오프칩 파워스위치(21)는 스텐바이신호(STB)가 로우레벨로 입력될 때, 즉 스텐바이모드(stand-by mode)에서 제1 전원전압(VDD1)이 노드(nd20)로 전달되는 것을 차단한다. 이때, 노드(nd20)은 플로팅(floating)되나, 본 실시예에 따른 반도체 메모리 장치는 온칩 파워스위치(24)를 통해 노드(nd20)이 플로팅되는 것을 방지하고 있다. 이하, 도 3 내지 도 5에 도시된 온칩 파워스위치(24)의 제1 내지 제3 실시예를 통해 스텐바이모드에서의 동작을 살펴보면 다음과 같다.
우선, 도 3을 참고하면 온칩 파워스위치(24)의 제1 실시예는 노드(nd20) 및 노드(nd21) 사이에 연결된 저항소자(R20)로 구현된다. 이와 같은 구성의 온칩 파워 스위치(24)에 의해 스텐바이모드에서 노드(nd20)가 플로팅되더라도 제2 전원전압(VDD2)이 공급되는 노드(nd21)의 전압에 의해 노드(nd20)의 레벨은 적정 레벨(제2 전원전압(VDD2)을 저항소자(R20)를 통해 감압시켜 형성된 레벨)로 설정시킬 수 있다.
다음으로, 도 4를 참고하면 온칩 파워스위치(24)의 제2 실시예는 노드(nd20) 및 노드(nd21) 사이에 직렬 연결된 NMOS 트랜지스터(N20) 및 저항소자(R21)로 구현된다. 여기서, NMOS 트랜지스터(N20)는 스텐바이모드에서 로우레벨로 인에이블되는 모드신호(CON)가 입력되는 경우 턴온된다. 이와 같은 구성의 온칩 파워스위치(24)에 의해 스텐바이모드에서 노드(nd20)가 플로팅되더라도 제2 전원전압(VDD2)이 공급되는 노드(nd21)의 전압에 의해 노드(nd20)의 레벨은 적정 레벨(제2 전원전압(VDD2)을 저항소자(R20) 및 NMOS 트랜지스터(N20)의 턴온저항을 통해 감압시켜 형성된 레벨)로 설정시킬 수 있다. 실시예에 따라서는 모드신호(CON)를 클럭인에이블신호(CKE)로 구현하여 NMOS 트랜지스터(N20)가 파워다운모드에서 턴온되도록 구현할 수도 있다.
다음으로, 도 5를 참고하면 온칩 파워스위치(24)의 제3 실시예는 노드(nd20) 및 노드(nd21) 사이에 연결된 NMOS 트랜지스터(N21)로 구현된다. 여기서, NMOS 트랜지스터(N21)는 스텐바이모드에서 로우레벨로 인에이블되는 모드신호(CON)가 입력되는 경우 턴온된다. 이와 같은 구성의 온칩 파워스위치(24)에 의해 스텐바이모드에서 노드(nd20)가 플로팅되더라도 제2 전원전압(VDD2)이 공급되는 노드(nd21)의 전압에 의해 노드(nd20)의 레벨을 적정 레벨(제2 전원전압(VDD2)을 NMOS 트랜지스 터(N21)의 턴온저항을 통해 감압시켜 형성된 레벨)로 설정시킬 수 있다. 실시예에 따라서는 모드신호(CON)는 클럭인에이블신호(CKE)로 구현하여 NMOS 트랜지스터(N20)가 파워다운모드에서 턴온되도록 구현할 수도 있다.
이상 도 3 내지 도 5를 통해 살펴본 온칩 파워스위치(24)에 의해 제1 전원전압(VDD1)이 공급되는 노드(nd20)가 스텐바이 상태에서도 플로팅되지 않고 적절한 레벨을 갖도록 설정할 수 있다.
내부회로(25)는, 도 6에 도시된 바와 같이, PMOS 트랜지스터(P20) 및 NMOS 트랜지스터(N22)로 구성된 제1 버퍼(240) 및 PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N23)로 구성된 제2 버퍼(241)를 포함한다. 여기서, PMOS 트랜지스터(P20)는 노드(nd20)의 전압을 벌크전압으로 공급받는다.
이와 같은 구성의 내부회로(25)에서 노드(nd20)가 스텐바이모드에서 플로팅되는 경우 누설전류 및 래치업의 문제가 발생할 수 있으나, 본 발명에 의하면 노드(nd20)가 적절한 레벨로 설정되므로 누설전류 및 래치업의 문제가 발생하지 않는다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 7에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 제1 전원전압(VDD1)을 구동하는 제1 전원전압 구동부(30)와, 스텐바이신호(STB)에 응답하여 제1 전원전압(VDD1)을 노드(nd30)로 전달하는 오프칩 파워스위치(31)와, 제2 전원전압(VDD2)을 구동하여 노드(nd21)로 출력하는 제2 전원전압 구동부(32)와, 노 드(nd20) 및 접지전압 사이에 연결된 온칩 파워스위치(34)와, 노드(nd30) 및 노드(nd31) 사이에 연결된 내부회로(35)로 구성된다. 여기서, 온칩 파워스위치(34)는 내부회로(35)가 형성된 메모리 칩(33) 내부에 형성되도록 구현된다.
본 실시예에 따른 반도체 메모리 장치의 구성적 특징은 온칩 파워스위치(34)가 도 2에 도시된 반도체 메모리 장치와 달리 노드(nd31) 대신 접지전압(VSS)에 연결된 점에 있다. 따라서, 스텐바이모드에서 제1 전원전압(VDD1)의 공급이 차단되는 노드(nd30)의 레벨이 접지전압(VSS)과의 사이에 연결된 저항소자 또는 NMOS 트랜지스터에 의해 감압되어 적절한 레벨로 설정되므로, 노드(nd30)가 플로팅되어 발생되는 누설전류 및 래치업의 문제를 해결할 수 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3 내지 도 5는 각각 도 2에 도시된 반도체 메모리 장치에 포함된 온칩 파워스위치의 제1 내지 제3 실시예를 도시한 도면이다.
도 6은 도 2에 도시된 반도체 메모리 장치에 포함된 내부회로의 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.

Claims (23)

  1. 스텐바이모드에서 제1 전원전압이 제1 노드에 공급되는 것을 차단하는 제1 파워스위치; 및
    상기 제1 노드와 제2 전원전압이 공급되는 제2 노드 사이에 연결된 제2 파워스위치를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제2 파워스위치는 상기 제1 노드와 상기 제2 노드 사이에 연결된 저항소자인 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제2 파워스위치는
    상기 제1 노드와 제3 노드 사이에 연결되어, 모드신호에 응답하여 턴온되는 스위치소자; 및
    상기 제3 노드와 상기 제2 노드 사이에 연결된 저항소자를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 모드신호는 스텐바이모드 또는 파워다운모드에서 인 에이블되어 상기 스위치소자를 턴온하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제2 파워스위치는
    상기 제1 노드와 상기 제2 노드 사이에 연결되어, 모드신호에 응답하여 턴온되는 스위치소자를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 모드신호는 스텐바이모드 또는 파워다운모드에서 인에이블되어 상기 스위치소자를 턴온하는 반도체 메모리 장치.
  7. 제1 전원전압을 구동하는 제1 전원전압 구동부;
    스텐바이신호에 응답하여 상기 제1 전원전압을 제1 노드로 전달하는 제1 파워스위치;
    제2 전원전압을 구동하여 제2 노드로 출력하는 제2 전원전압 구동부;
    상기 제1 및 제2 노드 사이에 연결된 제2 파워스위치; 및
    상기 제1 및 제2 노드 사이에 연결된 내부회로를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제1 파워스위치는 스텐바이모드에서 상기 제1 전원전압이 상기 제1 노드에 전달하는 것을 차단하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 제2 파워스위치는 상기 제1 노드와 상기 제2 노드 사이에 연결된 저항소자인 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 제2 파워스위치는
    상기 제1 노드와 제3 노드 사이에 연결되어, 모드신호에 응답하여 턴온되는 스위치소자; 및
    상기 제3 노드와 상기 제2 노드 사이에 연결된 저항소자를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 모드신호는 스텐바이모드 또는 파워다운모드에서 인에이블되어 상기 스위치소자를 턴온하는 반도체 메모리 장치.
  12. 제 7 항에 있어서, 상기 제2 파워스위치는
    상기 제1 노드와 상기 제2 노드 사이에 연결되어, 모드신호에 응답하여 턴온되는 스위치소자를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 모드신호는 스텐바이모드 또는 파워다운모드에서 인에이블되어 상기 스위치소자를 턴온하는 반도체 메모리 장치.
  14. 제1 전원전압을 구동하는 제1 전원전압 구동부;
    스텐바이신호에 응답하여 상기 제1 전원전압을 제1 노드로 전달하는 제1 파워스위치; 및
    상기 제1 노드와 접지전압 사이에 연결된 제2 파워스위치를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 제1 파워스위치는 스텐바이모드에서 상기 제1 전원전압이 상기 제1 노드에 전달하는 것을 차단하는 반도체 메모리 장치.
  16. 제 14 항에 있어서, 상기 제2 파워스위치는 상기 제1 노드와 상기 접지전압 사이에 연결된 저항소자인 반도체 메모리 장치.
  17. 제 14 항에 있어서, 상기 제2 파워스위치는
    상기 제1 노드와 제2 노드 사이에 연결되어, 모드신호에 응답하여 턴온되는 스위치소자; 및
    상기 제2 노드와 상기 접지전압 사이에 연결된 저항소자를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 모드신호는 스텐바이모드 또는 파워다운모드에서 인에이블되어 상기 스위치소자를 턴온하는 반도체 메모리 장치.
  19. 제 14 항에 있어서, 상기 제2 파워스위치는
    상기 제1 노드와 상기 접지전압 사이에 연결되어, 모드신호에 응답하여 턴온되는 스위치소자를 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 상기 모드신호는 스텐바이모드 또는 파워다운모드에서 인에이블되어 상기 스위치소자를 턴온하는 반도체 메모리 장치.
  21. 스텐바이신호에 응답하여 상기 제1 전원전압을 전달하는 제1 파워스위치; 및
    다수의 내부회로를 포함하는 메모리칩 내부에 형성되어, 상기 제1 파워스위치를 통해 제1 전원전압이 전달되는 제1 노드와 제2 노드 사이에 연결된 제2 파워스위치를 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 제2 노드는 제2 전원전압 또는 접지전압이 공급되는 반도체 메모리 장치.
  23. 제 21 항에 있어서, 상기 다수의 내부회로 중 적어도 하나는 상기 제1 노드에 연결되는 반도체 메모리 장치.
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