JP5128980B2

JP5128980B2 - 半導体集積回路の設計方法及び半導体集積回路

Info

Publication number: JP5128980B2
Application number: JP2008038613A
Authority: JP
Inventors: 玄一田中
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-02-20
Filing date: 2008-02-20
Publication date: 2013-01-23
Anticipated expiration: 2028-02-20
Also published as: JP2009200690A

Description

この発明は、電源遮断機能を有するセルを含む半導体集積回路の設計方法及び半導体集積回路に関する。

複数のセルからなる半導体集積回路を設計する際、セルの待機時におけるリーク電流の軽減を図るべく微粒度(Fine Grain)型電源遮断方式を採用する方法が考えられる。なお、微粒度型電源遮断とは、セル（論理ゲート）１個当たりに電源遮断要スイッチを１個設けて遮断することを意味する。しかし、微粒度型電源遮断方式を採用すると電源遮断用の制御素子が多くなるという問題があった。

微粒度型電源遮断方式に対して、所定数のセルを含む回路ブロック単位に電源遮断を行う、粗粒度(Coarse Grain)型電源遮断方式がある。この方式は、微粒度型に比べて、より待機電力を小さく、回路面積を縮小し易いという特徴を持っている。なお、粗粒度型電源遮断方式については例えば非特許文献１に開示されている。

しかし、粗粒度型電源遮断方式の場合は個別のセルに対する電源遮断制御ができないという問題があった。

これらの問題を解決する１方法として提案している技術が非特許文献２に開示されている。この技術は、制御回路を階層構造にすることにより冗長な回路をできるだけ不要にしようというアプローチに基づく技術である。

また、微粒度型、粗粒度型のいずれの電源遮断方式をとる場合にも、あるブロック（セル）を考えた際にはすべてのセルに対して電源遮断構造を付加する構造をとっている。

[DAC 2006] 「ＴＳＭＣとＡＲＭが６５ｎｍ世代のテスト・チップで協業，消費電力を動作時に半減，待機時は１／１０に」、インターネット＜URL : http://techon.nikkeibp.co.jp/article/NEWS/20060726/119518/＞菅野雄介他、「９０ｎｍ世代モバイルＳｏＣの低電力化を実現する階層型多分割電源遮断回路技術」、電子情報通信学会技術研究報告. ICD, 集積回路 Vol.106, No.71(20060518) pp. 25-30

動的な充放電電力はセルを動作させないようにすることで削減できるため、電源遮断方式の目的は主にリーク電力を削減することにある。このため、電源遮断を制御するために必要になる回路で発生する電力と電源遮断をすることによって削減できるリーク電力とのトレードオフを解決する必要がある。そのためには、リーク電流の多いセルのみに電源遮断を行い、かつ、リーク電流が多くないセルには電源遮断を行わないという微粒度型での電源遮断制御が考えられる。

この場合、電源遮断機能を有する第１種のセルと電源遮断機能を有さない第２種のセルとが混在することになり、第１種のセルから第２種のセルへの信号やり取りが増えることになる。第１種のセルが電源遮断を行っている状況下で、第１種のセルから第２種のセルへの信号伝搬を考えると、電源遮断時の第１種のセルの出力信号が不定になっているため、第２種のセルで貫通電流が流れてしまうという問題点があり、この問題点を回避するための貫通電流対策が必要となる。

図１３は貫通電流対策が必要な一回路構成を示す回路図である。同図(a) に示すように、この回路は直列に接続されたインバータＧ５０及びＧ６０を含む回路である。

同図(b) に示すように、インバータＧ５０は、電源電圧Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱ５１，ＮＭＯＳトランジスタＱ５２及びＱ５３から構成される。ＰＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ５２のゲート電極（入力部）は共通に接続され、ＰＭＯＳトランジスタＱ５１（Ｑ５２）のドレインが出力部となる。

ＮＭＯＳトランジスタＱ５３はＮＭＯＳトランジスタＱ５２のソースと接地レベルとの間に介挿され、ゲート電極に外部より制御信号ＳＣ１０を受ける。したがって、“Ｌ”の制御信号ＳＣ１０を付与することにより、ＮＭＯＳトランジスタＱ５３をオフさせることにより、インバータＧ５０を強制的に電源遮断状態に設定することができる。このように、ＮＭＯＳトランジスタＱ５３は電源遮断スイッチＳＷ１１として機能するため、インバータＧ５０は電源遮断機能を有する第１種のセルとなる。

一方、インバータＧ６０は、電源電圧Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱ６１及びＮＭＯＳトランジスタＱ６２から構成される。ＰＭＯＳトランジスタＱ６１及びＮＭＯＳトランジスタＱ６２のゲート電極（入力部）であるノードＮ６０は共通にＰＭＯＳトランジスタＱ５１のドレイン（インバータＧ５０の出力部）であるノードＮ５０に接続され、ＰＭＯＳトランジスタＱ６１（Ｑ６２）のドレインが出力部となる。インバータＧ６０はＮＭＯＳトランジスタＱ５３に相当するトランジスタは有さないため、電源遮断機能が無い第２種のセルとなる。

図１３に示すように、電源遮断機能を有するインバータＧ５０の出力部に電源遮断機能の無いインバータＧ６０の入力部が接続される回路構成を考える。この回路構成において、インバータＧ５０が電源遮断状態（ＮＭＯＳトランジスタＱ５３がオフ状態）の場合、ノードＮ５０はフローティング状態となり、その電位は不定となる。

したがって、ノードＮ５０の不定な電位がインバータＧ６０の入力部であるノードＮ６０に現れ、ＰＭＯＳトランジスタＱ６１及びＮＭＯＳトランジスタＱ６２が共に導通状態となり、インバータＧ６０に貫通電流が流れる可能性がある。したがって、貫通電流を回避するための貫通電流対策が必要となる。このように、電源遮断機能を有する第１種のセルと、該第１種のセルの出力を受ける電源遮断機能を有さない第２種のセルとの組合せが存在すると、後段の第２種のセルが要貫通電流対策セルとなってしまう。

貫通電流対策はどのような場合にも必ず必要な処理ではあるが、リーク電流の多いセルのみに対し選択的に電源遮断機能を持たせると、要貫通電流対策セルが増加してしまう割合が高くなり、結果として貫通電流対策の手間がより膨大になるという問題点があった。

この発明は上記問題点を解決するためになされたもので、貫通電流対策の手間を最小限に抑え、かつ、消費電力の低減化を図った半導体集積回路の設計方法を得ることを目的とする。

この発明の一実施の形態によれば、フリップフロップ及びこのフリップフロップの前段に配置される複数のセルを有する電源遮断対象部を含む半導体集積回路の設計方法を提供している。

この設計方法は、まず、上記電源遮断対象部においてフリップフロップを終点とする少なくとも一つの信号経路から要電源遮断信号経路を選択する。そして、上記要電源遮断信号経路上に存在するセルのうち、前記フリップフロップから連続して配置される所定数のセルを電源遮断が必要な要電源遮断セルとして設定する。その後、上記要電源遮断セルを外部信号により強制的に電源遮断可能にする遮断用制御回路を設定する。

この実施の形態である半導体集積回路の設計方法によれば、電源遮断対象部においてフリップフロップを終点とする少なくとも一つの信号経路から要電源遮断信号経路を選択し、要電源遮断信号経路上に存在するセルのうち、フリップフロップから連続して配置される所定数のセルを電源遮断が必要な要電源遮断セルとして設定している。

したがって、この実施の形態によって、電源遮断対象部内において、電源遮断機能を有する第１種セルと電源遮断機能を有さない第２種のセルとが混在し、かつ、第１種のセルと当該第１種のセルの出力を入力に受ける第２種のセルとの組合せを有さない半導体集積回路を得ることができる。

その結果、この実施の形態は、貫通電流対策の手間を最小限に抑え、消費電力の低減化を図った半導体集積回路を設計することができる効果を奏する。

＜実施の形態１＞
実施の形態１の半導体集積回路の設計方法は、順序回路及び複数のセル（論理ゲート）を有する電源遮断対象部を含む半導体集積回路の設計方法であって、上記順序回路は複数のセルの後段に存在することを前提としている。

図１はこの発明の実施の形態１である半導体集積回路の設計方法を示すフローチャートである。図２は実施の形態１の設計方法で設計される電源遮断対象部１１の回路例を示す回路図である。

図２に示すように、順序回路であるＤフリップフロップ１と、Ｄフリップフロップ１の前段に設けられる複数のセル（ＮＡＮＤゲートＧ１、インバータＧ１１、ＮＡＮＤゲートＧ１２、インバータＧ１３、ＮＡＮＤゲートＧ２１、インバータＧ２２及びＧ２３）とが電源遮断対象部１１となる。

Ｄフリップフロップ１のＤ入力にＮＡＮＤゲートＧ１の出力が接続される。なお、Ｄフリップフロップ１はＱ出力及びクロック入力ｃｌｋを有している。ＮＡＮＤゲートＧ１の第１入力にインバータＧ１１の出力が接続され、第２入力にＮＡＮＤゲートＧ１２の出力が接続され、第３入力にインバータＧ１３が接続される。そして、ＮＡＮＤゲートＧ１２の一方入力にＮＡＮＤゲートＧ２１の出力が接続され、他方入力にインバータＧ２２の出力が接続される。また、インバータＧ１３の入力にインバータＧ２３の出力が接続される。

以下、図１を参照しつつ、図２で示す電源遮断対象部１１に対する実施の形態１の設計方法の処理手順を説明する。

まず、ステップＳ１において、電源遮断対象部１１内の複数のセルのうち、電源遮断を行うことが必要な第１の要電源遮断セルを認識する。図２で示す回路例では、電源遮断対象部１１においてインバータＧ１３とインバータＧ２２とが第１の要電源遮断セル（斜線ハッチング）と認識される。なお、第１の要電源遮断セルとしては、例えば、リーク電流が多い高速動作セルが選ばれる。

次に、ステップＳ２において、順序回路であるＤフリップフロップ１から入力方向に遡って第１の要電源遮断セルに至る要電源遮断信号経路を探索する。図２で示す回路例では、インバータＧ２２から、ＮＡＮＤゲートＧ１２及びＮＡＮＤゲートＧ１を経てＤフリップフロップ１のＤ入力に至る信号経路Ｒ１と、インバータＧ２３からインバータＧ１３及びＮＡＮＤゲートＧ１を経てＤフリップフロップ１のＤ入力に至る信号経路Ｒ２とが要電源遮断信号経路となる。

その後、ステップＳ３において、ステップＳ２で探索された要電源遮断信号経路上のセルでステップＳ１で認識された第１の要電源遮断セル以外のセルを第２の要電源遮断セルとして設定する。図２で示す回路例では、信号経路Ｒ１上にあるＮＡＮＤゲートＧ１２及びＮＡＮＤゲートＧ１が第２の要電源遮断セルとして設定され、信号経路Ｒ２上にあるＮＡＮＤゲートＧ１が第２の要電源遮断セル（砂地ハッチング）として設定される。なお、ＮＡＮＤゲートＧ１は信号経路Ｒ１，Ｒ２上に存在するため、重複して第２の要電源遮断セルとして設定されることになる。

最後に、ステップＳ４において、第１及び第２の要電源遮断セルに対する遮断用制御回路を生成する。

図３は実施の形態１の半導体集積回路の設計方法で設計される遮断用制御回路の第１の構成例を示す回路図である。同図に示すように、要電源遮断セルであるインバータＧ４１〜Ｇ４３に対して遮断用制御回路を設けている。

同図に示すように、インバータＧ４１は、電源電圧Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２及びＱ３から構成される。ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のゲート電極（入力部）は共通に接続され、ＰＭＯＳトランジスタＱ１（Ｑ２）のドレインが出力部となる。

遮断用制御回路として設けられたＮＭＯＳトランジスタＱ３はＮＭＯＳトランジスタＱ２のソースと接地レベルとの間に介挿され、ゲート電極に外部より制御信号ＳＣ１をバッファゲートＧ３１を介して受ける。

また、インバータＧ４２は、電源電圧Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱ４，ＮＭＯＳトランジスタＱ５及びＱ６から構成される。ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５のゲート電極（入力部）は共通に接続され、ＰＭＯＳトランジスタＱ４（Ｑ５）のドレインが出力部となる。

遮断用制御回路として設けられたＮＭＯＳトランジスタＱ６はＮＭＯＳトランジスタＱ５のソースと接地レベルとの間に介挿され、ゲート電極に外部より制御信号ＳＣ１をバッファゲートＧ３１を介して受ける。

さらに、インバータＧ４３は、電源電圧Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱ７，ＮＭＯＳトランジスタＱ８及びＱ９から構成される。ＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８のゲート電極（入力部）は共通に接続され、ＰＭＯＳトランジスタＱ７（Ｑ８）のドレインが出力部となる。

遮断用制御回路として設けられたＮＭＯＳトランジスタＱ９はＮＭＯＳトランジスタＱ８のソースと接地レベルとの間に介挿され、ゲート電極に外部より制御信号ＳＣ１をバッファゲートＧ３２を介して受ける。

したがって、“Ｌ”の制御信号ＳＣ１を付与し、ＮＭＯＳトランジスタＱ３，Ｑ６及びＱ９を全てオフさせることにより、インバータＧ４１〜Ｇ４３それぞれを強制的に電源遮断状態に設定することができる。このように、ＮＭＯＳトランジスタＱ３，Ｑ６及びＱ９は電源遮断スイッチＳＷ１，ＳＷ２及びＳＷ３として機能するため、インバータＧ４１〜Ｇ４３は電源遮断機能を有するセルとなる。

上述のように、図３で示す回路例では、要電源遮断セルであるインバータＧ４１〜Ｇ４３に対し、ＮＭＯＳトランジスタＱ３，Ｑ６，Ｑ９，バッファゲートＧ３１，Ｇ３２によりなる遮断用制御回路を生成する処理がステップＳ４の処理となる。上述したように、上記遮断用制御回路は要電源遮断セルであるインバータＧ４１〜Ｇ４３を制御信号ＳＣ１によって強制的に電源遮断状態にすることができる。

図４は実施の形態１の半導体集積回路の設計方法で設計される遮断用制御回路の第２の構成例を示す回路図である。同図に示すように、インバータＧ４１〜Ｇ４３に対して遮断用制御回路を設けている。

遮断用制御回路として設けられたＮＭＯＳトランジスタＱ９はゲート電極にＡＮＤゲートＧ３４の出力を受け、ＡＮＤゲートＧ３４は一方入力に制御信号ＳＣ１を受け、他方入力に制御信号ＳＣ２を受ける。他の構成は図３で示した構成と同様であるため説明を省略する。

このような構成において、“Ｌ”の制御信号ＳＣ１を付与し、ＡＮＤゲートＧ３４の出力を“Ｌ”に設定し、ＮＭＯＳトランジスタＱ３，Ｑ６及びＱ９を全てオフさせることにより、インバータＧ４１〜Ｇ４３それぞれを強制的に電源遮断状態に設定することができる。

また、“Ｈ”の制御信号ＳＣ１、“Ｌ”の制御信号ＳＣ２を付与し、ＡＮＤゲートＧ３４の出力を選択的に“Ｌ”に設定し、ＮＭＯＳトランジスタＱ３，Ｑ６，Ｑ９のうち、ＮＭＯＳトランジスタＱ９のみを選択的にオフさせることにより、インバータＧ４１〜Ｇ４３のうちインバータＧ４３のみを強制的に電源遮断状態に設定することができる。

上述のように、図４で示す回路例では、要電源遮断セルであるインバータＧ４１〜Ｇ４３に対し、ＮＭＯＳトランジスタＱ３，Ｑ６，Ｑ９，バッファゲートＧ３１，ＡＮＤゲートＧ３４によりなる遮断用制御回路を生成する処理がステップＳ４の処理となる。

なお、順序回路であるＤフリップフロップ１自体に電源遮断機能を設ける必要はない。以下、この点について詳述する。

図５は順序回路自体に電源遮断機能を設ける必要性が無いことを示す説明用の回路図である。同図(a) に示すように、要電源遮断セルであるインバータＧ５０の順序回路の一つでるラッチセル２０が接続されている構成を考える。

ラッチセル２０は、ＮＭＯＳトランジスタＱ７１，Ｑ７２及びインバータＧ６０，６１から構成され、インバータＧ６０，Ｇ６１によるループ接続によりラッチ部を構成する。ＮＭＯＳトランジスタＱ７１は入力用スイッチとして機能し、ＮＭＯＳトランジスタＱ７２は出力用スイッチとして機能する。

インバータＧ５０の内部構成は、同図(b) に示すように、図１３で示した構成と同様、電源電圧Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱ５１，ＮＭＯＳトランジスタＱ５２及びＱ５３から構成され、ＮＭＯＳトランジスタＱ５３が電源遮断スイッチＳＷ１１として機能する。

一方、インバータＧ６０の内部構成は、図１３で示した構成と同様、電源電圧Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱ６１及びＮＭＯＳトランジスタＱ６２から構成される。

ただし、ラッチセル２０では、インバータＧ５０のノードＮ５０とインバータＧ６０の入力部との間にＮＭＯＳトランジスタＱ７１が介挿され、セル間遮断スイッチＳＷ１２として機能する。なお、図５(b) において、図５(a) に示したインバータＧ６１の内部構成及びＮＭＯＳトランジスタＱ７２の図示を省略している。

したがって、ＮＭＯＳトランジスタＱ５３がオフ状態のとき、同時にＮＭＯＳトランジスタＱ７１をオフ状態に設定することにより、ノードＮ５０の不定状態の電位がインバータＧ６０の入力部であるノードＮ６０に付与されることを確実に回避することができる。

一方、ノードＮ６０はインバータＧ６０，Ｇ６１のループ接続により安定した電位が設定されるため、ＮＭＯＳトランジスタＱ７１をオフしてもノードＮ６０の電位が不定になることはない。

このように、Ｄフリップフロップ１等の順序回路は、元々貫通電流対策を図ることができるため、特別に電源遮断機能を設ける必要はない。

以上説明したように、実施の形態１の半導体集積回路の設計方法は、第１の要電源遮断セルを始点とし、貫通電流対策の必要の無い順序回路を終点とする信号経路を要電源遮断信号経路として選択し、要電源遮断信号経路上に存在する上記第１の要遮断セル以外の全てのセルを、第２の要電源遮断セルとして設定している。

すなわち、実施の形態１の半導体集積回路の設計方法は、電源遮断対象部１１においてＤフリップフロップ１を終点とする少なくとも一つの信号経路から要電源遮断信号経路を選択し、複数のセルにおいて要電源遮断信号経路上に存在するセルのうち、Ｄフリップフロップ１から連続して配置される所定数のセルを電源遮断が必要な要電源遮断セルとして設定している。

その結果、実施の形態１の半導体集積回路の設計方法によって、電源遮断対象部１１内において、電源遮断機能を有する第１種セルと電源遮断機能を有さない第２種のセルとが混在し、かつ、第１種のセルと当該第１種のセルの出力を入力に受ける第２種のセルとの組合せを有さない半導体集積回路を得ることができる。すなわち、実施の形態１の設計方法で設計された半導体集積回路は、貫通電流発生要因となる上記組合せを皆無にし、かつ、電源遮断機能を有する第１種のセルと電源遮断機能を有さない第２種のセルとを電源遮断対象部１１内に混在させた半導体集積回路となる。

このように、実施の形態１の半導体集積回路の設計方法によって、電源遮断対象部内の複数のセルのうち、電源遮断する必要性の高い第１及び第２の要電源遮断セルのみを選択的に電源遮断可能に設定することにより、貫通電流対策の手間を最小限に抑え、消費電力の低減化を図った半導体集積回路を得ることができる効果を奏する。

＜実施の形態２＞
実施の形態２の半導体集積回路の設計方法は、実施の形態１の設計方法と同様、順序回路及び複数のセル（論理ゲート）を有する電源遮断対象部を含む半導体集積回路の設計方法であって、上記順序回路は複数のセルの後段に存在することを前提としている。

図６はこの発明の実施の形態２である半導体集積回路の設計方法を示すフローチャートである。図７は実施の形態２の設計方法で設計される電源遮断対象部１２の回路例を示す回路図である。

図７に示すように、順序回路であるＤフリップフロップ２と、Ｄフリップフロップ２の前段に設けられる複数のセル（ＮＡＮＤゲートＧ２、インバータＧ１４、ＮＡＮＤゲートＧ１５、インバータＧ１６、ＮＡＮＤゲートＧ２４、インバータＧ２５及びＧ２６）、組合せ回路群１５及び入力部１０とが電源遮断対象部１２となる。

Ｄフリップフロップ２のＤ入力にＮＡＮＤゲートＧ２の出力が接続される。なお、Ｄフリップフロップ２はＱ出力及びクロック入力ｃｌｋを有している。ＮＡＮＤゲートＧ２の第１入力にインバータＧ１４の出力が接続され、第２入力にＮＡＮＤゲートＧ１５の出力が接続され、第３入力にインバータＧ１６が接続される。そして、ＮＡＮＤゲートＧ１５の一方入力にＮＡＮＤゲートＧ２４の出力が接続され、他方入力にインバータＧ２５の出力が接続される。また、インバータＧ１６の入力にインバータＧ２６の出力が接続される。

さらに、インバータＧ１４、ＮＡＮＤゲートＧ２４、インバータＧ２５及びインバータＧ２６の前段には組合せ回路群１５が設けられ、組合せ回路群１５は入力部１０に接続さされる。

以下、図６を参照しつつ、図７で示す電源遮断対象部１２に対する実施の形態２の設計方法を説明する。

まず、ステップＳ１１において、電源遮断対象部１２にある全てのセルを電源遮断が不要な仮電源遮断不要セルとして仮設定する。図７で示す回路例では、ＮＡＮＤゲートＧ２，Ｇ１５，Ｇ２４、インバータＧ１４，Ｇ１６，Ｇ２５，Ｇ２６及び組合せ回路群１５内の全てのセル（図示せず）が仮電源不要遮断セルとして仮設定される。仮電源不要遮断セルとして比較的低速度で待機時のリーク電流が比較的少ないセルが該当する。

次に、ステップＳ１２において、順序回路であるＤフリップフロップ２から入力方向に遡って入力部１０に至る信号経路のうち、タイミング検証によりタイミングクリティカルパスと認識された信号経路を高速化の必要のある要電源遮断信号経路として認識する。タイミングクリティカルパスとしては、タイミング検証によってタイミングエラーが発生する信号経路、マージン不足でタイミングを満足させることが困難と判定された信号経路等の高速化の必要性のある信号経路が該当する。

図７で示す回路例では、入力部１０から、組合せ回路群１５、インバータＧ２５、インバータＧ１５及びＮＡＮＤゲートＧ２を経てＤフリップフロップ２のＤ入力に至る信号経路Ｒ３と、入力部１０から組合せ回路群１５、インバータＧ２６、インバータＧ１６及びＮＡＮＤゲートＧ２を経てＤフリップフロップ２のＤ入力に至る信号経路Ｒ４とが要電源遮断信号経路となる。

その後、ステップＳ１３において、各要電源遮断信号経路をＤフリップフロップ２から遡り、当該要電源遮断信号経路が所定の高速化要件を満足するまで、要電源遮断信号経路上のセルを順次、仮電源遮断不要セルから要電源遮断セルに置き換えて設定する。なお、実施の形態２における所定の高速化要件とは、タイミングクリティカルパスに該当しないと判定されるまで要電源遮断信号経路の信号伝搬時間の高速化が図れる等の条件が考えられる。また、要電源遮断セルとしては、仮電源不要遮断セルより高速に動作し、電源遮断を行わない場合の待機時のリーク電流が仮電源不要遮断セルより多いセルが該当する。

そして、所定の高速化要件を満足した段階で、要電源遮断セルの順次設定を終了する。ステップＳ１３の終了と共に、要電源遮断セルに置き換えられ無かった仮電源不要遮断セルが決定電源不要遮断セルとして最終決定されることになる。

図７で示す回路例では、信号経路Ｒ３上にあるＮＡＮＤゲートＧ２、ＮＡＮＤゲートＧ１５及びＮＡＮＤゲートＧ１５が要電源遮断セル（砂地ハッチング）として順次設定され、組合せ回路群１５内において要電源遮断セルの順次設定処理が終了したことを示している。

一方、信号経路Ｒ４上にあるＮＡＮＤゲートＧ２及びインバータＧ１６が要電源遮断セルとして設定される。インバータＧ２６の段階で要電源遮断セルの順次設定処理が終了する。したがって、インバータＧ２６及びインバータＧ２６より前段に配置される信号経路Ｒ４上の組合せ回路群１５におけるセルに電源遮断機能が設定されることはない。なお、ＮＡＮＤゲートＧ２は重複して第２の要電源遮断セルとして設定されることになる。

最後に、ステップＳ１４において、要電源遮断セルに対する遮断用制御回路を生成する。遮断用制御回路処理は実施の形態１のステップＳ４の処理と同様に行われる。

以上説明したように、実施の形態２の半導体集積回路の設計方法は、貫通電流対策の必要の無い順序回路を終点とする信号経路のうち、高速化の必要性のあるタイミングクリティカルパスを要電源遮断信号経路として選択し、要電源遮断信号経路上に存在するセルを、所定の高速化要件を満足するまで、要電源遮断セルとして順次設定している。

すなわち、実施の形態２の半導体集積回路の設計方法は、電源遮断対象部１２においてＤフリップフロップ２を終点とする少なくとも一つの信号経路から要電源遮断信号経路を選択し、複数のセルにおいて要電源遮断信号経路上に存在するセルのうち、Ｄフリップフロップ２から連続して配置される所定数のセルを電源遮断が必要な要電源遮断セルとして設定している。

その結果、実施の形態２の半導体集積回路の設計方法によって、実施の形態１と同様、貫通電流発生要因を無くし、かつ、電源遮断機能を有する第１種セルと電源遮断機能を有さない第２種のセルとを電源遮断対象部１２内に混在させた半導体集積回路を得ることができる。

このように、実施の形態２の半導体集積回路の設計方法によって、電源遮断対象部の複数のセルのうち、電源遮断する必要性の高い要電源遮断信号経路上に存在するセルの中から選択的に電源遮断可能に設定することにより、貫通電流対策の手間を最小限に抑え、消費電力の低減化を図った半導体集積回路を得ることができる効果を奏する。

＜実施の形態３＞
実施の形態３の半導体集積回路の設計方法は、実施の形態１及び実施の形態２の設計方法と同様、順序回路及び複数のセル（論理ゲート）を有する電源遮断対象部を含む半導体集積回路の設計方法であって、上記順序回路は複数のセルの後段に存在することを前提としている。

図８はこの発明の実施の形態３である半導体集積回路の設計方法を示すフローチャートである。図９及び図１０はそれぞれ実施の形態３の設計方法で設計される電源遮断対象部１３の回路例を示す回路図である。

図９及び図１０に示すように、順序回路であるＤフリップフロップ３と、Ｄフリップフロップ３の前段に設けられる複数のセル（ＮＡＮＤゲートＧ２、インバータＧ１４、ＮＡＮＤゲートＧ１５、インバータＧ１６、ＮＡＮＤゲートＧ２４、インバータＧ２５及びＧ２６）、組合せ回路群１５及び入力部１０とが電源遮断対象部１３となる。

Ｄフリップフロップ３のＤ入力にＮＡＮＤゲートＧ２の出力が接続される。なお、Ｄフリップフロップ３はＱ出力及びクロック入力ｃｌｋを有している。また、他の構成は、図７で示した電源遮断対象部１２と同様であるため、同一符合を付して説明を省略する。

以下、図８を参照しつつ、図９及び図１０で示す電源遮断対象部１３に対する実施の形態３の設計方法を説明する。

まず、ステップＳ２１において、電源遮断対象部１３にある全てのセルを電源遮断が必要な仮要電源遮断セルとして仮設定する。図９で示す回路例では、ＮＡＮＤゲートＧ２，Ｇ１５，Ｇ２４、インバータＧ１４，Ｇ１６，Ｇ２５，Ｇ２６及び組合せ回路群１５内の全てのセル（図示せず）が仮要電源遮断セル（砂地ハッチング）として仮設定される。仮要電源遮断セルとして比較的高速度で電源遮断を行わない場合における待機時のリーク電流が比較的少ないセルが該当する。

次に、ステップＳ２２において、順序回路であるＤフリップフロップ３から入力方向に遡って入力部１０に至る信号経路のうち、高速化の必要のある信号経路を要電源遮断信号経路して認識する。すなわち、上記信号経路上の全ての仮要電源遮断セルをより低速な電源不要遮断セルに置き換えて構成した場合、タイミング検証によりタイミングクリティカルパスと認識され、仮要電源遮断セルを用いる必要あるとする信号経路が要電源遮断信号経路として認識される。逆に、タイミング的に余裕があり、全ての仮要電源遮断セルを電源不要遮断セルに置き換えてもタイミングクリティパスに該当しないと想定される信号経路は要電源遮断信号経路として認識されることはない。

図９で示す回路例では、入力部１０から、組合せ回路群１５、インバータＧ２５、インバータＧ１５及びＮＡＮＤゲートＧ２を経てＤフリップフロップ３のＤ入力に至る信号経路Ｒ５と、入力部１０から組合せ回路群１５、インバータＧ２６、インバータＧ１６及びＮＡＮＤゲートＧ２を経てＤフリップフロップ３のＤ入力に至る信号経路Ｒ６とが要電源遮断信号経路となる。

その後、ステップＳ２３において、要電源遮断信号経路を順序回路であるＤフリップフロップ３から遡り、当該要電源遮断信号経路が所定の高速化要件を満足するまで、要電源遮断信号経路上のセルを順次、決定要電源遮断セルとして最終設定する。そして、所定の高速化要件を満足した段階で、決定要電源遮断セルの順次設定を終了する。実施の形態３における所定の高速化要件とは、要電源遮断信号経路上で設定した決定要電源遮断セル以外の全ての仮要電源遮断セルを電源不要遮断セルに置き換えてもタイミングクリティカルパスに該当しないと判定されるレベルに、要電源遮断信号経路の信号伝搬時間の高速化が図れる等の条件が考えられる。

図９で示す回路例では、信号経路Ｒ５上にあるＮＡＮＤゲートＧ２、ＮＡＮＤゲートＧ１５及びインバータＧ２５が決定要電源遮断セルとして順次設定され、組合せ回路群１５内において要電源遮断セルの最終設定処理が終了したと仮定する。

一方、信号経路Ｒ６上にあるＮＡＮＤゲートＧ２及びインバータＧ１６が要電源遮断セルとして設定され、インバータＧ２６の段階で要電源遮断セルの順次設定処理が終了したと仮定する。

そして、ステップＳ２４において、ステップＳ２３で最終設定された決定要電源遮断セル以外のセル（仮要電源遮断セル）を全て決定電源遮断不要セルに置換して最終設定する。すなわち、要電源遮断信号経路以外の信号経路上にある全てのセル、及び要電源遮断信号経路上にあるセルのうち決定要電源遮断セルとして最終設定されなかったセルが全て仮要電源遮断セルから決定電源遮断不要セルに置換される。なお、決定電源遮断不要セルとしては、仮要電源遮断セルより低速動作であるが、電源遮断を行わない場合の待機時のリーク電流が仮電源不要遮断セルより少ないセルが該当する。

図１０で示す回路例では、決定要電源遮断セルとして最終設定された信号経路Ｒ５上のＮＡＮＤゲートＧ２、ＮＡＮＤゲートＧ１５及びＮＡＮＤゲートＧ１５及び信号経路Ｒ６上のＮＡＮＤゲートＧ２及びインバータＧ１６を除く全てのセルが、決定電源遮断不要セル（白地のセル）として最終設定される。

したがって、信号経路Ｒ６上においてインバータＧ２６及びインバータＧ２６より前段に配置される信号経路Ｒ６上の組合せ回路群１５におけるセルに電源遮断機能が設定されることはない。

最後に、ステップＳ２５において、要電源遮断セルに対する遮断用制御回路を生成する。遮断用制御回路生成処理は実施の形態１のステップＳ４の処理と同様に行われる。

以上説明したように、実施の形態３の半導体集積回路の設計方法は、貫通電流対策の必要の無い順序回路を終点とする信号経路のうち、高速化の必要性のあるタイミングクリティカルパスを要電源遮断信号経路として選択し、要電源遮断信号経路上に存在するセルを、所定の高速化要件を満足するまで、決定要電源遮断セルとして最終設定している。

その結果、実施の形態３の半導体集積回路の設計方法によって、実施の形態１及び実施の形態２と同様、貫通電流発生要因を無くし、かつ、電源遮断機能を有する第１種セルと電源遮断機能を有さない第２種のセルとを電源遮断対象部１３内に混在させた半導体集積回路を得ることができる。

このように、実施の形態２の半導体集積回路の設計方法によって、電源遮断対象部１３内の複数のセルのうち、電源遮断する必要性の高い要電源遮断信号経路上に存在するセルの中から選択的に電源遮断可能に設定することにより、貫通電流対策の手間を最小限に抑え、消費電力の低減化を図った半導体集積回路を得ることができる効果を奏する。

＜実施の形態４＞
実施の形態４の半導体集積回路の設計方法は、論理ゲート等の組合せ回路である注目セル及び複数のセルを有する電源遮断対象部を含む半導体集積回路の設計方法であって、上記注目セルは複数のセルの後段に存在することを前提としている。

図１１はこの発明の実施の形態４である半導体集積回路の設計方法を示すフローチャートである。図１２は実施の形態４の設計方法で設計される電源遮断対象部１４を含む回路例を示す回路図である。

図１２に示すように、順序回路であるＤフリップフロップ４のＤ入力にインバータＧ６の出力が接続される。インバータＧ６の入力は組合せ回路群１６に接続され、組合せ回路群１６の一入力部にＮＡＮＤゲートＧ５の出力部が接続される。なお、Ｄフリップフロップ４はＱ出力及びクロック入力ｃｌｋを有している。

注目セルであるＮＡＮＤゲートＧ５は外部制御信号ｃｔｒｌを一方入力とし、他方入ＲＹくにＮＡＮＤゲートＧ１の出力を受ける。このＮＡＮＤゲートＧ５と、その前段に設けられる複数のセル（ＮＡＮＤゲートＧ１、インバータＧ１１、ＮＡＮＤゲートＧ１２、インバータＧ１３、ＮＡＮＤゲートＧ２１、インバータＧ２２及びＧ２３）とが電源遮断対象部１４となる。

ＮＡＮＤゲートＧ１の第１入力にインバータＧ１１の出力が接続され、第２入力にＮＡＮＤゲートＧ１２の出力が接続され、第３入力にインバータＧ１３が接続される。そして、ＮＡＮＤゲートＧ１２の一方入力にＮＡＮＤゲートＧ２１の出力が接続され、他方入力にインバータＧ２２の出力が接続される。また、インバータＧ１３の入力にインバータＧ２３の出力が接続される。

以下、図１１を参照しつつ、図１２で示す電源遮断対象部１４に対する実施の形態４の設計方法を説明する。

まず、ステップＳ３１において、設計対象の半導体集積回路内において元々貫通電流対策を図ることができる組合せ回路を注目セルとして認識する。

図１２で示す回路例では、組合せ回路の一つであるＮＡＮＤゲートＧ５は外部制御信号ｃｔｒｌを入力しているため、前段のＮＡＮＤゲートＧ１に電源遮断機能を持たせても、ＮＡＮＤゲートＧ１の電源遮断時に“Ｌ”の外部制御信号ｃｔｒｌを入力することにより、ＮＡＮＤゲートＧ５の出力を“Ｈ”固定でき、ＮＡＮＤゲートＧ５に貫通電流が発生することを確実に回避することができる。

すなわち、ＮＡＮＤゲートＧ５は、元々貫通電流対策を図ることができるため、順序回路と同様、特別に電源遮断機能を設ける必要はない、したがって、ＮＡＮＤゲートＧ５をＤフリップフロップ等の順序回路と同様に注目セルとして認識する。その結果、注目セル及び注目セルの前段に位置する複数のセル（Ｇ１，Ｇ１１〜Ｇ１３，Ｇ２１〜Ｇ２３）が電源遮断対象部１４となる。

次に、ステップＳ３２において、電源遮断対象部１４内における要電源遮断セルを認識する。図１２で示す回路例では、図１２に示す電源遮断対象部１４においてインバータＧ１３とインバータＧ２２とが第１の要電源遮断セル（斜線ハッチング）と認識される。なお、第１の要電源遮断セルとしては、例えば、リーク電流が多い高速動作セルが選ばれる。

次に、ステップＳ２３において、注目セルであるＮＡＮＤゲートＧ５から入力方向に遡って要電源遮断セルに至る要電源遮断信号経路を探索する。図１２で示す回路例では、インバータＧ２２から、ＮＡＮＤゲートＧ１２及びＮＡＮＤゲートＧ１を経てＮＡＮＤゲートＧ５の入力に至る信号経路Ｒ７と、インバータＧ２３からインバータＧ１３及びＮＡＮＤゲートＧ１を経てＮＡＮＤゲートＧ５ＮＡＮＤゲートＧ５の入力に至る信号経路Ｒ８とが要電源遮断信号経路となる。

その後、ステップＳ２４において、要電源遮断信号経路上のセルでステップＳ２２で認識された第１の要電源遮断セル以外のセルを第２の要電源遮断セルとして設定する。図１２で示す回路例では、信号経路Ｒ７上にあるＮＡＮＤゲートＧ１２及びＮＡＮＤゲートＧ１が第２の要電源遮断セルとして設定され、信号経路Ｒ８上にあるＮＡＮＤゲートＧ１が第２の要電源遮断セル（砂地ハッチング）として設定される。なお、ＮＡＮＤゲートＧ１は重複して第２の要電源遮断セルとして設定されることになる。

最後に、ステップＳ２５において、第１及び第２の要電源遮断セルに対する遮断用制御回路を生成する。遮断用制御回路生成の処理は実施の形態１のステップＳ４の処理と同様に行われる。

以上説明したように、実施の形態４の半導体集積回路の設計方法は、第１要電源遮断セルを始点とし、貫通電流対策の必要の無い注目セルを終点とする信号経路を要電源遮断信号経路として選択し、要電源遮断信号経路上に存在する上記第１の要遮断セル以外の全てのセルを、第２の要電源遮断セルとして設定している。

その結果、実施の形態４の半導体集積回路の設計方法によって、実施の形態１〜実施の形態３と同様、貫通電流発生要因を無くし、かつ、電源遮断機能を有する第１種セルと電源遮断機能を有さない第２種のセルとを電源遮断対象部１４内に混在させた半導体集積回路を得ることができる。

このように、実施の形態２の半導体集積回路の設計方法によって、注目セル及び注目セルの前段の複数のセルからなる電源遮断対象部内において、電源遮断する必要性の高い第１及び第２の要電源遮断セルのみを選択的に電源遮断可能に設定することにより、貫通電流対策の手間を最小限に抑え、消費電力の低減化を図った半導体集積回路を得ることができる。

なお、実施の形態４の設計方法は、主として順序回路が注目セルに置き換わった点を除き、実施の形態１の設計方法と同様な設計方法となっているが、実施の形態２あるいは実施の形態３の設計方法と同様な設計方法を採用することも考えられる。

すなわち、実施の形態４の設計方法の改良として、主として順序回路が注目セルに置き換わった点を除き、実施の形態２の設計方法と同様な設計方法を用いても良く、主として順序回路が注目セルに置き換わった点を除き、実施の形態３の設計方法と同様な設計方法を用いても良い。

この発明は、例えば、携帯電話などリーク電力削減を必要とする全製品（半導体集積回路）について利用可能である。

この発明の実施の形態１である半導体集積回路の設計方法を示すフローチャートである。実施の形態１の設計方法で設計される電源遮断対象部の回路例を示す回路図である。実施の形態１の設計方法で設計される遮断用制御回路の第１の構成例を示す回路図である。実施の形態１の設計方法で設計される遮断用制御回路の第２の構成例を示す回路図である。順序回路自体に電源遮断機能を設ける必要性が無いことを示す説明用の回路図である。この発明の実施の形態２である半導体集積回路の設計方法を示すフローチャートである。実施の形態２の設計方法で設計される電源遮断対象部の回路例を示す回路図である。この発明の実施の形態３である半導体集積回路の設計方法を示すフローチャートである。実施の形態３の設計方法で設計される電源遮断対象部の回路例を示す回路図である。実施の形態３の設計方法で設計される電源遮断対象部の回路例を示す回路図である。この発明の実施の形態４である半導体集積回路の設計方法を示すフローチャートである。実施の形態４の設計方法で設計される電源遮断対象部を含む回路例を示す回路図である。貫通電流対策が必要な一回路構成を示す回路図である。

符号の説明

１〜４Ｄフリップフロップ、１１〜１４電源遮断対象部、Ｇ５ＮＡＮＤゲート（注目セル）。

Claims

所定のセル及び前記所定のセルの前段に配置される複数のセルを有する電源遮断対象部を含む半導体集積回路の設計方法であって、
(a) 前記電源遮断対象部において前記所定のセルを終点とする少なくとも一つの信号経路から要電源遮断信号経路を選択し、前記複数のセルにおいて前記要電源遮断信号経路上に存在するセルのうち、前記所定のセルから連続して配置されるセルを電源遮断が必要な要電源遮断セルとして設定するステップと、
(b) 前記要電源遮断セルを外部信号により強制的に電源遮断可能にする遮断用制御回路を設定するステップと、
を備える半導体集積回路の設計方法。
請求項１記載の半導体集積回路の設計方法であって、
前記要電源遮断セルは第１及び第２の要電源遮断セルを含み、
前記ステップ(a) の前記要電源遮断信号経路を選択する処理は、
(a-1) 前記複数のセルのうち電源遮断が必要なセルを前記第１の要電源遮断セルとして認識するステップと、
(a-2) 前記電源遮断対象部において前記第１要電源遮断セルを始点とし前記所定のセルを終点とする信号経路を前記要電源遮断信号経路として選択するステップとを含み、
前記ステップ(a) の前記要電源遮断セルとして設定する処理は、
(a-3) 前記複数のセルのうち、前記要電源遮断信号経路上に存在する前記第１の要遮断セル以外の全てのセルを、前記第２の要電源遮断セルとして設定するステップを含む、
半導体集積回路の設計方法。
請求項１記載の半導体集積回路の設計方法であって、
前記ステップ(a) の前記要電源遮断信号経路を選択する処理は、
(a-1) 前記電源遮断対象部において前記所定のセルを終点とする少なくとも一つの信号経路のうち高速化の必要性のある信号経路を前記要電源遮断信号経路として選択するステップを含み、
前記ステップ(a) の前記要電源遮断セルとして設定する処理は、
(a-2) 前記要電源遮断信号経路において、前記所定のセルから入力方向に遡り、前記複数のセルのうち前記要電源遮断信号経路上に存在するセルを、所定の高速化要件を満足するまで順次、前記要電源遮断セルとして設定するステップを含む、
半導体集積回路の設計方法。
請求項３記載の半導体集積回路の設計方法であって、
(c) 前記ステップ(a) より先に実行され、前記複数のセルを全て電源遮断が不要な仮電源遮断不要セルとして仮設定するステップをさらに備え、
前記ステップ(a-2)は、前記要電源遮断セルを前記仮電源遮断不要セルに置き換えて設定する処理を含む、
半導体集積回路の設計方法。
請求項３記載の半導体集積回路の設計方法であって、
(c) 前記ステップ(a) より先に実行され、前記複数のセルを全て電源遮断が必要な仮要電源遮断セルとして仮設定するステップと、
(d) 前記ステップ(a) 後、前記ステップ(b) 前に実行され、前記複数のセルのうち、前記要電源遮断セル以外のセルを、前記仮要電源遮断セルから電源遮断不要セルに置き換えるステップとをさらに備える、
半導体集積回路の設計方法。
請求項１ないし請求項５のうち、いずれか１項に記載の半導体集積回路の設計方法であって、
前記所定のセルは順序回路を含む、
半導体集積回路の設計方法。
請求項１ないし請求項５のうち、いずれか１項に記載の半導体集積回路の設計方法であって、
前記所定のセルは組合せ回路を含む、
半導体集積回路の設計方法。
請求項１ないし請求項７のうち、いずれか１項に記載の半導体集積回路の設計方法によって設計された半導体集積回路。