JP3152662B2 - 半導体デバイス用多層リードフレーム - Google Patents

半導体デバイス用多層リードフレーム

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Description

【発明の詳細な説明】 本発明は、広くは半導体リードパッケージシステムに
関し、更に詳細には、集積回路チップへの電源を減結合
するための多層リードフレームに関する。
半導体集積回路（IC）をパッケージ化したデバイス
（部品）は、ボンドワイヤによってリードフレームの内
側リードに接続されるICチップ（ダイ）を有する。チッ
プ、ボンドワイヤ、及び、内側リードは、例えばプラス
チックのような材料を用いて保護するために完全にカプ
セルに封入される。外側リードはリードフレームの内側
リードと導通するが、外側リードは、一般に、例えばプ
リント回路基板のような外部回路に、パッケージ化した
デバイスを取付けるために露出したままである。従来の
ICパッケージ化デバイスにおいて、半導体ダイは、支持
用リードフレームの中央ダイパドル上に置かれて、これ
に接合される。リードフレームの内側リードフィンガ
は、パドルに近接して配置されるが、パドルとは接触し
たり導通したりすることはない。その代わりに、ボンド
ワイヤは、ダイとフィンガとの間の間隙部を橋絡するこ
とによって、ダイ上の接触パッド（端子）とリードフレ
ームの内側リードフィンガとの間を導通する。ボンドワ
イヤは、ダイとリードフレームとの間における電気信号
の伝送を可能にする。
３ボルトICチップ製品の生産は、最近になって、部品
のテスト及び使用に際して電力供給安定性を一層良くす
ることを必要とするようになった。電力供給に伴う小さ
いスパイク、グリッチ、バウンス、ノイズ等（まとめて
「ひずみ」）は、電力供給ひずみに関してエラーマージ
ン（誤差限界）が比較的余裕のある５ボルト部品より
も、この種の３ボルト部品にとって故障原因となりやす
い。即ち、ひずみの電圧値が同じであれば、５ボルトの
場合よりも、３ボルトの場合の方が全体にわたるひずみ
電圧の割合が大きくなる。
電圧ひずみに起因する潜在的な故障発生可能性の問題
を解決するために、部品に対して一層クリーンな電圧供
給を保証するように、基板上の部品に減結合コンデンサ
が外部取付け、又は、テストに際して、ハンドラー上に
取り付けられてきた。ただし、最良の減結合を実施する
ためには、当該部品にできるだけ近接してコンデンサを
取付けなくてはならない。しかし、コンデンサを部品に
近接して取付けると、一般に、別の欠点が現れる。例え
ば、ダイ上においてコンデンサを具体化することができ
るが、非常に高価で厳しく制限されたダイスペースがそ
のために占有される。更に、ハンドラーにおいて部品を
テストする場合には、妥当な減結合量を実施するのに充
分なだけコンデンサを部品に近接させることは困難であ
る。
従って、電力供給減結合を実施するための試行、更
に、熱放散および電気的性能を改良するための試行にお
いては、電力供給およびアース接続部の一方を第１の層
によって提供し、電力供給およびアース接続部の他の一
方を第２の層によって提供する多層リードフレームを使
用することが知られている。例えば、1990年１月２日付
けでMallik等に発行された米国特許第4891687号は多層I
Cパッケージについて開示している。ただし、この開示
は、電力およびアース用としてそれぞれ相互に重ねて配
置された２つの導電性プレート、及び、ワイヤボンデン
グのためにプレートを覆って配置される別のリードフレ
ームの使用を必要とする。従って、この解決方法は複雑
過ぎて好ましくない。即ち、接着性のある２つの別々の
層によって２つのプレート及びリードフレームを接合し
なければならず、この場合、一方のプレートは、ダイを
配置するため及びプレートにダイをワイヤボンデングす
るための中心部分を押し抜き加工しなければならず、更
に、リードフレームのリードフィンガにプレートを電気
的に接続するために正確な位置に特殊なタブを配置しな
ければならない。
同様に、1990年10月23日付けでKarner等に発行された
米国特許第4965654号は、アース平面を備えた半導体パ
ッケージについて開示している。ただし、この場合、適
応範囲はリードオーバチップ（LOC）の具現のみに限ら
れ、電力供給及びアース接続部用の２つの個別のプレー
トは用いられず、１つのアース平面と、そのアース平面
を覆うリードフレームしか用いられない。従って、減結
合のための容量性効果は完全でない。更に、アース平面
は、実際には、ダイおよび接合パッドに近接して覆う２
つの個別プレートである。これは、ダイ上の中心部に位
置するパッドにリードフィンガをワイヤボンデングする
ことを可能にするために必要なものである。更に、アー
ス平面は、ダイをワイヤボンデングするために、小さい
特殊な切り欠き部分を表面に備える。
以上述べた既存の技術との関連において、本発明の目
的は、簡素化された多層リードフレームを用いて半導体
ダイへの電力供給を良好に減結合する半導体リードパッ
ケージシステムを提供することにある。
好ましい実施例における本発明の原理に従い、半導体
ダイへの電力供給を減結合するための多層リードフレー
ムは、その間に配置された絶縁体、及び、各本体から伸
延する少なくとも１つの主リードフィンガを備え、覆う
ように配置された第１および第２のリードフレーム本体
を有する。本体は、ダイへの電力供給を減結合するコン
デンサとして作用する。本体、及び、各フィンガの一方
は、ダイに結線接合するための電力供給部およびアース
接続部の一方を提供し、本体の他方は、ダイに結線接合
するための電力供給およびアース接続部の他方を提供す
る。
更に、本発明の原理によれば、第１の本体は、ダイを
支持するためのダイパドルを有し、第２の本体はプレー
トを有する。パドルはプレートを覆い、パドルとプレー
トとの間に配置された絶縁体を有し、それぞれ電力供給
部およびアース接続部を提供することにより、パドルと
プレートとの間に電気的な減結合効果を提供する。
更に、本発明の原理により、ここに開示されたような
多層リードフレームを用いて、半導体ダイへの電力供給
を減結合する方法が開示される。本方法は、（１）パド
ル及びプレートの一方から伸延する第１の主リードフィ
ンガを介してダイへの電力信号部およびアース接続部の
一方を提供する過程を有し、この場合、ボンドワイヤ
は、第１の主リードフィンガと、ダイの電力端子および
アース端子の一方との間を導通する、そして、（２）パ
ドル及びプレートの他方から伸延する第２の主リードフ
ィンガを介してダイへの電力信号およびアース接続部の
他方を提供する過程を有し、この場合、ボンドワイヤ
は、第２の主リードフィンガと、ダイの電子端子および
アース端子の他方との間を導通する。
本発明の前述の諸原理は、半導体ダイへの電力供給を
減結合するための改良された多層リードフレームを提供
する。本発明の他の目的、利点、及び、機能について
は、説明が進行するにつれて更に明白になるはずであ
る。
図１は、本発明の一実施の形態の展開透視図であり、
ICチップと本発明にかかる多層リードフレームとの間の
特殊な関係を示す。
図２は、本発明にかかる多層リードフレームの代替実
施の形態の平面図である。
図３は、本発明にかかる多層リードフレームを具体化
するパッケージ化されたICデバイスの横断面図である。
図１は、本発明の一実施の形態の分解斜視図であり、
ICチップ（ダイ）10と本発明に係る多層リードフレーム
20との間の空間的関係を示すものである。リードフレー
ム20は、ダイを支持するためのダイパドル30を備えた第
１導通リードフレーム本体25、及び、少なくとも１つの
第１主リードフィンガ35を有する。リードフレーム20
は、更に、プレート45、及び、プレート45と導通する少
なくとも１つの第２主リードフィンガ50を備えた第２の
導通リードフレーム本体40を有する。好ましい実施の形
態においては、各主リードフィンガ35,50は、それぞ
れ、そこから伸延するパドル及びプレートの一部として
形成される。パドル30はプレート45を覆い（あるいは、
プレート45がパドル30を覆うと言っても差し支えな
い）、絶縁体55がその間に配置される。
パドル30及びプレート45のうちの一方、及び、それぞ
れの主リードフィンガ35と50は、ダイ10の電力端子およ
びアース端子85と90のうちの一方と接合される結線用の
電源用接続部およびアース用接続部の一方を提供する。
いま一方のパドルとプレート、及び、それぞれが導通す
る主リードフィンガは、当該ダイの、それぞれの電源用
端子およびアース用端子85及び90とワイヤボンデングす
るためのいま一方の電源用接続部およびアース用接続部
を提供する。
ダイ10は、パドル30の第１平面の表面60に支持可能で
あり、そして、第１平面の表面と反対側のパドルの第２
平面の表面65（見えない）は、その間に絶縁体55を挟ん
でプレート45を覆う。
パドル30は、その好ましい実施の形態においては、形
状および寸法の観点から実質的にダイ10と同じである。
即ち、パドル30の周寸法は、ダイ10の周寸法とほぼ同一
である。同様に、プレート45、及び、絶縁体55の形状お
よび寸法は、パドル30の形状および寸法とほぼ同一であ
る。
更に、絶縁体55は、その好ましい実施の形態において
は、例えば、Dupont Kaptonという商品名で販売されて
いる熱硬化性または熱可塑性の接着剤によって両面被覆
されたポリイミド薄膜（テープ）、あるいは、スプレイ
処理したポリイミド又は他の高誘電体材料である。絶縁
体55は、パドル30をプレート45に接着し、両者が相互に
電気的に短絡することを防止する。
更に、第１の本体25は、１つ又は複数の信号用リード
フィンガ70を随意に備えてもよく、この場合、各フィン
ガは、ダイ10の接合パッド（端子）80と信号用リードを
ワイヤボンデングするために、パドル30に近接し、これ
と間隔を保って配置された尖端部を有する。同様に、第
２の本体40も、更に、１つ又は複数の信号用リードフィ
ンガ75を随意に備えてもよく、この場合も、各フィンガ
は、ダイ10の端子80と信号用リードをワイヤボンデング
するために、パドル45に近接し、これと間隔を保って配
置された尖端部を有する。第１の本体25または第２の本
体40のいずれかが、相互に排他的な方法によって信号用
リードフィンガを備えるか、或いは、当該リードフレー
ムと共に使用される特定の１つのダイに最適であると考
えられる方法により両方の信号用リードフィンガを同時
に備えてもよく、信号用リードフィンガ70及び75は「任
意装備である」と称される。更に、別の代替の実施の形
態の詳細については、図２を参照されたい。
リードフィンガバーサポート（支持部）95は、当該技
術分野において周知であるように、ダイをカプセル封入
する際に切り落とす以前に、リードフレームの一部分と
してリードフィンガを支持するために用いられる以外
は、本発明に関係ないことに注意されたい。更に、図示
されてはいないが、当該技術分野における当業者にとっ
て、絶縁体が、用いられるダイのタイプに応じて、パド
ル30とダイ10との間に適切に配置可能であることが理解
される。
本発明のこの実施の形態に関する一例の場合、パドル
30の第１の主リードフィンガ35は電力供給を受けるよう
に指定され、そして、ダイ10の端子85は電源用端子とし
て指定されるものと仮定する。同様に、プレート45の第
２の主リードフィンガ50は接続用フィンガとして指定さ
れ、そして、端子90は、ダイ10用のアース端子であるも
のと仮定する。この例において、第１の主リードフィン
ガ35は、ダイ10の電力端子85にワイヤボンデングされ、
そして、第２の主リードフィンガ50は、ダイ10のアース
端子90にワイヤボンデングされる。他のあらゆる信号接
続部はそれぞれ、ダイ10の端子80と、それぞれどちらか
のリードフレーム本体のリードフィンガ70及び75との間
に適切にワイヤボンデングされる。この構成により、パ
ドル及びプレートが、電源とダイを減結合するためのコ
ンデンサとして作用することを可能にし、一層クリーン
かつ安定した電圧信号がダイに供給されることを保証す
る。
更に、この例の構成は、本発明にかかる簡潔な方法に
よって、クリーンな電力をダイに提供可能であることを
実証する。即ち、（１）先行技術とは異なり、ワイヤボ
ンデングする場合に、個別のリードフレームがパドル及
びプレートを覆わない、（２）先行技術とは異なり、ダ
イを配備するために、パドル又はプレートに特殊な切り
欠き部分を作る必要が一切無い、（３）先行技術と異な
り、例えば、リードフレームのリードフィンガと電気的
に接続するために特殊なタブをパドル及びプレート上の
正確な位置に配置する必要がない、（４）先行技術と異
なり、リードフィンガとワイヤボンデングするために、
特殊な刻み目をつけた部分を必要としない。
図２は、本発明にかかる多層リードフレームの他の実
施の形態の平面図を示すものである。別々に図示されて
いるが、第１にリードフレーム本体102は、本発明の原
理に基づいて第２のリードフレーム本体112のプレート1
10を覆うパドル105を有し、その間に絶縁体が配置され
る（図示せず）。第１の主リードフィンガ115は、電力
接続部およびアース用接続部の一方を提供するためにパ
ドル105から伸延し、第２の主リードフィンガ120は、電
力接続部およびアース用接続部の他方を提供するために
パドル110から伸延する。この実施の形態において、全
ての信号用リードフィンガ125は、第２の本体112の一部
分としてプレート110に近接して配置されるのではな
く、第１のリードフレーム本体102の一部分としてパド
ル105に近接して配置される。
図１及び図２は、パドル及びプレートがどのような形
状であるか、主リードフィンガが、パドル及びプレート
に対して、どのようにして、また、どこから伸延可能で
あるか、更に、信号用リードフィンガが、パドル及びプ
レートに近接して、どのようにして、また、どこに配置
可能であるか、について２つの具体例を示すものである
が、リードフレームとワイヤボンデングされるダイに応
じて、任意の種類の形状および構成が使用可能であるこ
と、そして、任意の個数のリードフィンガを使用可能で
あることは明白である。例えば、図２において、主リー
ドフィンガ115及び120は、それぞれのパドル及びプレー
ト105及び110の周囲の任意に位置に接続してもよい。具
体的に示すならば、信号用リードフィンガ125の１つの
位置を主リードフィンガ115を接続するための位置とし
て指定してもよい。同様に、図において、ダイを支持
し、プレート110を覆うためのパドル105が本体102とし
て示され、プレート110が本体112として示されている。
ただし、本体112が本体102を覆っているとみなせば、ダ
イを支持するためのパドルが参照番号110に相当し、プ
レートが参照番号105に相当するものとみなされる。
図３は、本発明に係る多層リードフレームを具体化す
るパッケージ化されたICデバイス130の横断面図であ
る。ダイパドル135はダイ140を支持し、プレート145を
覆い、その間に絶縁体150を配置している。パドル135及
びプレート145の一方は、ダイ140の電力端子およびアー
ス端子の一方とワイヤボンデングするための電源接続部
およびアース接続部の一方を提供する。いま一方のパド
ル及びプレートは、ダイのそれぞれの電源端子およびア
ース端子とワイヤボンデングするための電源接続部およ
びアース接続部の他方を提供する。
ボンドワイヤ155及び157は、ダイ140の端子160及び16
5と主リードフィンガ170及び175との間をそれぞれ導通
する。図からは識別できないが、端子160及び165の一方
が電源端子であり、他方がアース端子であればよい。同
様に、図からは識別できないが、リードフィンガ170及
び175の一方が電力を供給し、他方がダイ140用アース接
続部を提供すればよい。ワイヤボンデングのためにパド
ル及びプレートに極めて近接して配置されている信号用
リードフィンガは、主リードフィンガ170及び175の「背
後に」配置されているので、図上には現れていない。
ダイ140は、パドル135の第１表面180上に支持され、
パドルの第１表面の反対側に存在する第２表面185はプ
レート145を覆い、その間に絶縁体150が配置される。絶
縁体150は、パドル135をプレート145に接着させ、そし
て、両者が電気的に短絡することを防止する。
本発明の好ましい実施の形態について開示したが、こ
こに開示された原理を実施する種々の態様は、以下に示
す請求の範囲内に含まれるとみなされることを意図する
ものである。従って、請求の範囲に別途記載されている
場合を除き、本発明の有効範囲が制限されるものでない
ことが理解される。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】（ａ）周囲を規定するためのダイパドルを
    有する第１の導電リードフレーム本体と、 （ｂ）前記ダイパドルから垂下する第１の主リードフィ
    ンガ、および前記第１の主リードフィンガから単独に垂
    下し、前記周囲の第１の部分の近辺に伸延する複数の第
    １リードフィンガを支持する第１のリードフィンガバー
    と、 （ｃ）プレートを有する第２の導電リードフレーム本体
    と、 （ｄ）前記のプレートから垂下する第２のリードフィン
    ガ、および前記第２の主リードフィンガから単独に垂下
    し、前記周囲の第２の部分の近辺に伸延する複数の第２
    リードフィンガを支持する第２のリードフィンガバー
    と、 （ｅ）前記のダイパドルと前記のプレートとの間に、こ
    れらに接触して配置された絶縁体と を備えた、半導体ダイ用多層リードフレーム。
  2. 【請求項２】請求項１記載の多層リードフレームにおい
    て、前記ダイパドルに付設され、前記第１および第２主
    リードフィンガ、及び、複数の前記第１および第２リー
    ドフィンガにワイヤボンデングされた半導体ダイを更に
    含む、多層リードフレーム。
  3. 【請求項３】請求項２記載の多層リードフレームにおい
    て、前記ダイパドル及び前記第１の主リードフィンガ
    が、前記半導体ダイとワイヤボンデングするための電源
    接続部を提供し、前記プレート及び前記第２の主リード
    フィンガが、前記半導体ダイとワイヤボンデングするた
    めのアース接続部を提供する、多層リードフレーム。
  4. 【請求項４】請求項３記載の多層リードフレームにおい
    て、前記第１主リードフィンガ、前記第１リードフィン
    ガバー、及び、前記複数の第１リードフィンガが前記ダ
    イパドルの一部分として形成されている、多層リードフ
    レーム。
  5. 【請求項５】請求項３記載の多層リードフレームにおい
    て、前記第２主リードフィンガ、前記第２リードフィン
    ガバー、及び、前記複数の第２リードフィンガが前記プ
    レートの一部分として形成されている。多層リードフレ
    ーム。
  6. 【請求項６】請求項１記載の多層リードフレームにおい
    て、前記絶縁体が誘電性材料によって形成されている、
    多層リードフレーム。
  7. 【請求項７】請求項１記載の多層リードフレームにおい
    て、前記第１の主リードフィンガ及び前記第２の主リー
    ドフィンガが、前記周囲の反対側に所在する前記ダイパ
    ドル及び前記プレートからそれぞれ伸延している。多層
    リードフレーム。
  8. 【請求項８】請求項７記載の多層リードフレームにおい
    て、前記第１の主リードフィンガと、前記第２の主リー
    ドフィンガと、前記第１のリードフィンガバーと、前記
    第２のリードフィンガバーと、前記複数の第１リードフ
    ィンガと、前記複数の第２リードフィンガとが各々実質
    的に異なる平面内に存在し、前記実質的に異なる各平面
    が、前記ダイパドルのほぼ平坦な表面によって形成され
    る平面にほぼ垂直である、多層リードフレーム。
  9. 【請求項９】請求項８記載の多層リードフレームにおい
    て、前記第２の導電リードフレーム本体が、前記ほぼ平
    坦な表面によって形成される前記平面内において約180
    度回転した前記第１の導電リードフレーム本体とほぼ同
    一である、多層リードフレーム。
  10. 【請求項１０】請求項１記載の多層リードフレームにお
    いて、前記プレート及び前記ダイパドルの周囲の寸法お
    よび形状が前記半導体ダイのそれらにほぼ同一である、
    多層リードフレーム。
  11. 【請求項１１】（ａ）周囲を規定する第１の本体と、前
    記第１の本体から垂下する第１の主リードフィンガと、
    前記第１の主リードフィンガから単独に垂下し、前記第
    １のリードフィンガバーから前記周囲の第１の部分に近
    接して伸延する複数の第１リードフィンガを支持する第
    １のリードフィンガバーとを有する第１のリードフレー
    ムセグメントと、 （ｂ）前記第２のリードフィンガバーから前記周囲の第
    ２の部分に近接して伸延する複数の第２リードフィンガ
    を支持する第２のリードフィンガバーとを有する第２の
    リードフレームセグメントと、 （ｃ）第２の本体と、 （ｄ）前記第２の本体から垂下する第２の主リードフィ
    ンガと、 （ｅ）前記第１の本体と前記第２の本体との間に、これ
    らと接触して配置された絶縁体と を備えた、半導体ダイへの電源を減結合するための多層
    リードフレーム。
  12. 【請求項１２】請求項11記載の多層リードフレームにお
    いて、前記第１の本体に付設され、前記複数の第１およ
    び第２リードフィンガにワイヤボンデングされた半導体
    ダイを更に備えた、多層リードフレーム。
  13. 【請求項１３】請求項12記載の多層リードフレームにお
    いて、前記第１の本体および前記第１の主リードフィン
    ガが前記の半導体ダイとワイヤボンデングするための電
    源接続部を提供し、前記第２の本体および前記第２の主
    リードフィンガが前記半導体ダイとワイヤボンデングす
    るためのアース接続部を提供する、多層リードフレー
    ム。
  14. 【請求項１４】請求項13記載の多層リードフレームにお
    いて、前記第１の主リードフィンガと、前記第１のリー
    ドフィンガバーと、前記複数の第１リードフィンガと
    が、前記第１の本体の一部分として形成されている、多
    層リードフレーム。
  15. 【請求項１５】請求項11記載の多層リードフレームにお
    いて、前記絶縁体が誘電性材料によって形成されてい
    る、多層リードフレーム。
  16. 【請求項１６】請求項11記載の多層リードフレームにお
    いて、前記第１の主リードフィンガ及び前記第２の主リ
    ードフィンガが、それぞれ、前記周囲の反対側に存在す
    る前記第１の本体および前記第２の本体から伸延してい
    る、多層リードフレーム。
  17. 【請求項１７】請求項16記載の多層リードフレームにお
    いて、前記第１の主リードフィンガと、前記第２の主リ
    ードフィンガと、前記第１のリードフィンガバーと、前
    記第２のリードフィンガバーと、前記複数の第１リード
    フィンガと、前記複数の第２リードフィンガとが、各
    々、実質的に異なる平面内に存在し、前記実質的に異な
    る平面が、各々、前記第１の本体のほぼ平坦な表面によ
    って形成される平面にほぼ垂直である、多層リードフレ
    ーム。
  18. 【請求項１８】請求項17記載の多層リードフレームにお
    いて、前記第２の本体と、前記第２の主リードフィンガ
    と、前記第２の主リードフィンガバーと、前記複数の第
    ２のリードフィンガとが、各々、前記ほぼ平坦な表面に
    よって形成される前記平面内において約180度だけ回転
    させた前記第１の本体と、前記第１の主リードフィンガ
    と、前記第１のリードフィンガバーと、前記複数の第１
    リードフィンガとにそれぞれ同一である、多層リードフ
    レーム。
  19. 【請求項１９】請求項11記載の多層リードフレームにお
    いて、前記第１の本体および前記第２の本体の周囲寸法
    および形状が前記半導体ダイのそれらにほぼ同一であ
    る、多層リードフレーム。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965936A (en) 1997-12-31 1999-10-12 Micron Technology, Inc. Multi-layer lead frame for a semiconductor device
US6861290B1 (en) * 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US6054754A (en) 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
US6159764A (en) * 1997-07-02 2000-12-12 Micron Technology, Inc. Varied-thickness heat sink for integrated circuit (IC) packages and method of fabricating IC packages
TW393748B (en) * 1997-08-22 2000-06-11 Enomoto Kk Manufacturing of semiconductor devices and semiconductor lead frame
JP3645701B2 (ja) * 1997-12-16 2005-05-11 株式会社三井ハイテック 半導体装置
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
WO2000007242A1 (de) * 1998-07-28 2000-02-10 Infineon Technologies Ag Leiterbahnrahmen, platine mit leiterbahnrahmen und verfahren zur herstellung eines leiterbahnrahmens
JP2000106482A (ja) * 1998-07-29 2000-04-11 Sony Chem Corp フレキシブル基板製造方法
US6373127B1 (en) * 1998-09-29 2002-04-16 Texas Instruments Incorporated Integrated capacitor on the back of a chip
US6048755A (en) 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
US6542720B1 (en) 1999-03-01 2003-04-01 Micron Technology, Inc. Microelectronic devices, methods of operating microelectronic devices, and methods of providing microelectronic devices
US6897567B2 (en) * 2000-07-31 2005-05-24 Romh Co., Ltd. Method of making wireless semiconductor device, and leadframe used therefor
US6608375B2 (en) 2001-04-06 2003-08-19 Oki Electric Industry Co., Ltd. Semiconductor apparatus with decoupling capacitor
KR100391124B1 (ko) * 2001-05-18 2003-07-12 에쓰에쓰아이 주식회사 반도체 패키지의 베이스, 이를 이용한 반도체 패키지 및그 제조방법
JP4079699B2 (ja) * 2001-09-28 2008-04-23 富士通株式会社 多層配線回路基板
US6734044B1 (en) * 2002-06-10 2004-05-11 Asat Ltd. Multiple leadframe laminated IC package
TWI250632B (en) * 2003-05-28 2006-03-01 Siliconware Precision Industries Co Ltd Ground-enhancing semiconductor package and lead frame
US7166905B1 (en) * 2004-10-05 2007-01-23 Integrated Device Technology, Inc. Stacked paddle micro leadframe package
GB2439862A (en) 2005-03-01 2008-01-09 X2Y Attenuators Llc Conditioner with coplanar conductors
US7808088B2 (en) * 2006-06-07 2010-10-05 Texas Instruments Incorporated Semiconductor device with improved high current performance
FR2909832A1 (fr) * 2006-12-08 2008-06-13 Thales Sa Procede d'adaptation d'un composant electronique au montage en surface
US20120103380A1 (en) * 2010-10-27 2012-05-03 Basf Se Thermoelectric module and process for the production thereof
JP5967495B2 (ja) * 2012-07-04 2016-08-10 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015056462A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410905A (en) * 1981-08-14 1983-10-18 Amp Incorporated Power, ground and decoupling structure for chip carriers
JPS5966157A (ja) * 1982-10-08 1984-04-14 Fujitsu Ltd 半導体装置及びその製造方法
US4680613A (en) * 1983-12-01 1987-07-14 Fairchild Semiconductor Corporation Low impedance package for integrated circuit die
DE3626151C3 (de) * 1986-08-01 1995-06-14 Siemens Ag Spannungszuführungsanordnung für eine integrierte Halbleiterschaltung
JPS6393139A (ja) * 1986-10-07 1988-04-23 Nec Corp 半導体集積回路装置
US4891687A (en) * 1987-01-12 1990-01-02 Intel Corporation Multi-layer molded plastic IC package
US5311056A (en) * 1988-10-21 1994-05-10 Shinko Electric Industries Co., Ltd. Semiconductor device having a bi-level leadframe
US5103283A (en) * 1989-01-17 1992-04-07 Hite Larry R Packaged integrated circuit with in-cavity decoupling capacitors
JP2734463B2 (ja) * 1989-04-27 1998-03-30 株式会社日立製作所 半導体装置
US5291060A (en) * 1989-10-16 1994-03-01 Shinko Electric Industries Co., Ltd. Lead frame and semiconductor device using same
US5237202A (en) * 1989-10-16 1993-08-17 Shinko Electric Industries Co., Ltd Lead frame and semiconductor device using same
US4965654A (en) * 1989-10-30 1990-10-23 International Business Machines Corporation Semiconductor package with ground plane
JPH03165549A (ja) * 1989-11-25 1991-07-17 Seiko Epson Corp 半導体集積回路装置
US5200364A (en) * 1990-01-26 1993-04-06 Texas Instruments Incorporated Packaged integrated circuit with encapsulated electronic devices
US4994936A (en) * 1990-02-12 1991-02-19 Rogers Corporation Molded integrated circuit package incorporating decoupling capacitor
JPH03276747A (ja) * 1990-03-27 1991-12-06 Nec Corp リードフレーム
JP2828318B2 (ja) * 1990-05-18 1998-11-25 新光電気工業株式会社 多層リードフレームの製造方法
JP2744685B2 (ja) * 1990-08-08 1998-04-28 三菱電機株式会社 半導体装置
JP2966067B2 (ja) * 1990-09-04 1999-10-25 新光電気工業株式会社 多層リードフレーム
US5095402A (en) * 1990-10-02 1992-03-10 Rogers Corporation Internally decoupled integrated circuit package
JPH04162657A (ja) * 1990-10-26 1992-06-08 Hitachi Ltd 半導体装置用リードフレーム
JPH04188759A (ja) * 1990-11-21 1992-07-07 Mitsubishi Electric Corp 半導体集積回路装置
US5140496A (en) * 1991-01-02 1992-08-18 Honeywell, Inc. Direct microcircuit decoupling
US5212402A (en) * 1992-02-14 1993-05-18 Motorola, Inc. Semiconductor device with integral decoupling capacitor
JPH0645504A (ja) * 1992-07-21 1994-02-18 Miyazaki Oki Electric Co Ltd 半導体装置
JP2670408B2 (ja) * 1992-10-27 1997-10-29 株式会社東芝 樹脂封止型半導体装置及びその製造方法

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