JPH0451053B2 - - Google Patents

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JPH0451053B2
JPH0451053B2 JP60501929A JP50192985A JPH0451053B2 JP H0451053 B2 JPH0451053 B2 JP H0451053B2 JP 60501929 A JP60501929 A JP 60501929A JP 50192985 A JP50192985 A JP 50192985A JP H0451053 B2 JPH0451053 B2 JP H0451053B2
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AT&T Corp
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Description

請求の範囲 1 1つの統合されたくもの巣状に構成された金
属ボンデイング位置及び該複数の金属ボンデイン
グ位置から外側に延びる複数の伝導体部材を含む
リード フレーム、 該くもの巣状に構成されたボンデイング位置の
内側の中央チツプ支持領域から成る集積回路デバ
イスにおいて、 チツプ支持パドル11、 該チツプ支持パドルに沿つて延びる導電クロス
アンダー部材12、 該チツプ支持パドルと電気的にコレンタクトし
該クロスアンダー部材を覆う半導体チツプ21、
及び 該チツプから該クロスアンダー部材に延びる導
電ワイヤー ボンド25が含まれ該クロスアンダ
ー部材が該チツプの端を越えて延びることを特徴
とするデバイス。
2 請求の範囲第1項に記載のデバイスにおい
て、該チツプ上の複数の位置を該クロスフンダー
部材と接続するワイヤー ボンドが含まれること
を特徴とするデバイス。
3 請求の範囲第2項に記載のデバイスにおい
て、少なくとも2つのクロスアンダー部材11,
12が含まれることを特徴とするデバイス。
4 請求の範囲第1項に記載のデバイスにおい
て、該半導体チツプが該チツプ支持パドルと該パ
ドルから該チツプとコンタクトするように延びる
ピン16によつてコンタクトされることを特徴と
するデバイス。
5 請求の範囲第1項に記載のデバイスにおい
て、該チツプと該クロスアンダー部材との間に絶
縁部材17が存在することを特徴とするデバイ
ス。
6 請求の範囲第5項に記載のデバイスにおい
て、該絶縁部材が絶縁物質の膜から成り該膜に開
口部が提供されこれを通じて該チツプが該パドル
とコンタクトすることを特徴とするデバイス。
7 請求の範囲第5項に記載のデバイスにおい
て、該チツプが該パドルと一体となつたピンを介
してパドルとコンタクトし、該ピンが該開口部を
通じて延びることを特徴とするデバイス。
発明の背景 集積回路チツプはより低コストにてより多くの
機能及びより大きな記憶容量を提供する為にます
ますサイズ及びパツケージ密度が大きくされる傾
向にある。このため電力をチツプに分配させるこ
との利点がますます顕著となつている。
最も一般的な手法はチツプ自体の中にパワー分
配ネツトワークを組み込む方法である。然し、こ
れらを収容するためにはパワー バス、及びチツ
プのサイズを大きくすることが必要である。つま
り、機能空間が犠牲にされることとなるが、これ
は一般的には好ましいことでない。
パワー分配ネツトワークを収容するためにチツ
プのサイズを大きくする方法にかわつてパワーを
チツプから離して分配しパワーを2つ以上のチツ
プ端子間に加えることも可能である。然し、新た
な個々のチツプ端子はパツケージ端子ピンを消費
する。従つて、パワー用に複数のピンが使用さ
れ、また搭載ボード上に別個のパワー分配装置が
使用されるのを避けることが必要である。
従つて、チツプのサイズを大きくするか或は余
分の端子ピンを使用することなしに電気パワーを
チツプに分配することが必要である。
発明の説明 パワーがパワー分配ネツトワークを特別に設計
されたリード フレームに組み込むことによつて
追加のピンを使用することなしにチツプから離し
て分配される。リード フレームはチツプの長さ
だけ延びるがチツプの幅より幀い細長のパドル部
材が使用される。パドルの片側(あるいは両側)
にはチツプ上の各種の箇所にパワーを接続するた
めのクロスアンダーが存在する。チツプの裏側を
このクロスアンダーから電気的に絶縁するために
絶縁中間層が提供される。この層はパドルを完全
に覆うことなく、コンタクト領域或はコンタクト
部材が該パドルからチツプの裏側とコンタクトす
るように延びる。
【図面の簡単な説明】
第1図は本発明の一面に従つて設計されたリー
ド フレーム斜視図であり;第2図はプラスチツ
ク パツケージ内にカプセル化されたリード フ
レームの部分的に切断された斜視図であり;そし
て第3図はパツケージ内に取り付けられたチツプ
が示される第2図に類似の図である。
詳細な説明 第1図は本発明に従つて設計されたリード フ
レームを示す。このリード フレームは通常、パ
ドル部と呼ばれる内側部分を除いて標準のフレー
ムである。
細長のセクシヨン11は後にこのリード フレ
ームに取り付けられるチツプの長さだけ延び、チ
ツプのサポート並びにチツプのバツクへのコンタ
クトとして機能する。このパドル部に沿つてクロ
スアンダー部材12及び13が存在するが、これ
もチツプの長さに加えて後に説明のワイヤーボン
デイング位置を提供するのに十分な長さだけ延び
る。このリード フレームの残りの部分は従来通
りであり、中央パドル及びクロスアンダー領域の
周辺に位置する複数のボンデイング位置14を持
つ。ここに示されるフレームは典型的にはエンド
レス テープの一部であり、反復するリード フ
レーム単位を持ち、組立てライン方式にてこの上
にチツプが取り付けられる。中央パドル部材11
にはコンタクト ピン16が提供される。第2図
には第1図のリード フレームが従来のプラスチ
ツク パツケージング材質内に取り付けられたと
ころが示される。但し、ここではリード フレー
ムを詳細に示す目的でチツプが除去されている。
クロスアンダー部材12及び13は絶縁膜17、
例えばマイラー等から成る膜によつて覆われる。
膜17には突き出したピン16のための開口部が
提供される。チツプがリード フレームの中央部
上に取り付けられたとき、チツプのバツクはクロ
スアンダー部材12及び13から絶縁されるが、
ピン16を介してパドル部材11と電気的にコン
タクトする。パドル11の一端或は両端にはバツ
クプレーン ワイヤー コンタクトを実現するよ
うな手段が講じられる。別の方法としては、パド
ル11が外部リードと電気的に接続される。チツ
プとバツクとパドル部材11の間の電気的なコン
タクトは各種の形態によつて実現できる。第1図
のピン構成は単に一例を示すものである。コンタ
クトの手段としては、例えば、単に絶縁膜内に開
口部を提供し、チツプを部材11に半田づけする
か或は導電的に直接に接着する方法が考えられ
る。
第3図には完成されたパツケージが示されるが
これも第2図と同様にチツプ21がパツケージに
如何にして取り付けられるかを示す目的で部分的
に切断されるている。ここでは、ワイヤー ボン
ド20がリード フレーム上の各種のボンデイン
グ位置からチツプ21上のボンデイング位置14
(第1図)に延びているところが示される。クロ
スアンダー12への接続が25及び26のところ
に示され、またクロスアンダー13への接続が2
7及び28のところに示される。
チツプ21上の各種の位置にパワーを分配する
ためにはパワーは2つのクロスアンダー12及び
13の間の2つのパツケージ端子ピンを介して加
えられる。つまり、ワイヤー ボンド25−27
を介してチツプ位置に加えられる。同様にして、
チツプ上の追加の位置をクロスアンダー(パワー
バス)12及び13に接続することが可能であ
る。従つて、チツプにパワーを加えるために2つ
の端子ピンが割り当てられているのみであるが、
チツプ上の任意の数の位置がパワーを受信するこ
とが可能である。
JP60501929A 1984-06-04 1985-04-22 集積回路パッケ−ジ Granted JPS61502295A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US616823 1984-06-04
US06/616,823 US4612564A (en) 1984-06-04 1984-06-04 Plastic integrated circuit package

Publications (2)

Publication Number Publication Date
JPS61502295A JPS61502295A (ja) 1986-10-09
JPH0451053B2 true JPH0451053B2 (ja) 1992-08-18

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ID=24471079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60501929A Granted JPS61502295A (ja) 1984-06-04 1985-04-22 集積回路パッケ−ジ

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US (1) US4612564A (ja)
EP (1) EP0183724B1 (ja)
JP (1) JPS61502295A (ja)
CA (1) CA1222331A (ja)
DE (1) DE3572087D1 (ja)
WO (1) WO1985005735A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06105721B2 (ja) * 1985-03-25 1994-12-21 日立超エル・エス・アイエンジニアリング株式会社 半導体装置
US5234866A (en) * 1985-03-25 1993-08-10 Hitachi, Ltd. Semiconductor device and process for producing the same, and lead frame used in said process
US5365113A (en) * 1987-06-30 1994-11-15 Hitachi, Ltd. Semiconductor device
JP2763004B2 (ja) * 1987-10-20 1998-06-11 株式会社 日立製作所 半導体装置
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4924291A (en) * 1988-10-24 1990-05-08 Motorola Inc. Flagless semiconductor package
US5115298A (en) * 1990-01-26 1992-05-19 Texas Instruments Incorporated Packaged integrated circuit with encapsulated electronic devices
JP2538717B2 (ja) * 1990-04-27 1996-10-02 株式会社東芝 樹脂封止型半導体装置
JPH0760838B2 (ja) * 1990-11-13 1995-06-28 株式会社東芝 半導体装置
US5276352A (en) * 1990-11-15 1994-01-04 Kabushiki Kaisha Toshiba Resin sealed semiconductor device having power source by-pass connecting line
JPH04352436A (ja) * 1991-05-30 1992-12-07 Fujitsu Ltd 半導体装置
KR100276781B1 (ko) * 1992-02-03 2001-01-15 비센트 비. 인그라시아 리드-온-칩 반도체장치 및 그 제조방법
US5389577A (en) * 1992-08-31 1995-02-14 Sgs-Thomson Microelectronics, Inc. Leadframe for integrated circuits
EP0595021A1 (en) * 1992-10-28 1994-05-04 International Business Machines Corporation Improved lead frame package for electronic devices
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
TW276357B (ja) * 1993-03-22 1996-05-21 Motorola Inc
US5714792A (en) * 1994-09-30 1998-02-03 Motorola, Inc. Semiconductor device having a reduced die support area and method for making the same
US5750423A (en) * 1995-08-25 1998-05-12 Dai-Ichi Seiko Co., Ltd. Method for encapsulation of semiconductor devices with resin and leadframe therefor
US5907769A (en) 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
AU7706198A (en) * 1997-05-30 1998-12-30 Micron Technology, Inc. 256 meg dynamic random access memory
US6201186B1 (en) 1998-06-29 2001-03-13 Motorola, Inc. Electronic component assembly and method of making the same
SG112799A1 (en) 2000-10-09 2005-07-28 St Assembly Test Services Ltd Leaded semiconductor packages and method of trimming and singulating such packages
US6686258B2 (en) 2000-11-02 2004-02-03 St Assembly Test Services Ltd. Method of trimming and singulating leaded semiconductor packages
JP3920629B2 (ja) * 2001-11-15 2007-05-30 三洋電機株式会社 半導体装置
US7489488B2 (en) * 2005-10-19 2009-02-10 Littelfuse, Inc. Integrated circuit providing overvoltage protection for low voltage lines

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54140465A (en) * 1978-04-24 1979-10-31 Hitachi Ltd Lead frame
US4346396A (en) * 1979-03-12 1982-08-24 Western Electric Co., Inc. Electronic device assembly and methods of making same
JPS5753947A (en) * 1980-09-17 1982-03-31 Hitachi Ltd Transistor and electronic device containing it
GB2091035B (en) * 1981-01-12 1985-01-09 Avx Corp Integrated circuit device and sub-assembly
JPS5827353A (ja) * 1981-08-11 1983-02-18 Toshiba Corp 半導体装置用リ−ドフレ−ム
US4417266A (en) * 1981-08-14 1983-11-22 Amp Incorporated Power and ground plane structure for chip carrier

Also Published As

Publication number Publication date
JPS61502295A (ja) 1986-10-09
US4612564A (en) 1986-09-16
DE3572087D1 (en) 1989-09-07
EP0183724B1 (en) 1989-08-02
EP0183724A1 (en) 1986-06-11
CA1222331A (en) 1987-05-26
WO1985005735A1 (en) 1985-12-19

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