JPS61248439A - 集積回路 - Google Patents
集積回路Info
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- JPS61248439A JPS61248439A JP8930285A JP8930285A JPS61248439A JP S61248439 A JPS61248439 A JP S61248439A JP 8930285 A JP8930285 A JP 8930285A JP 8930285 A JP8930285 A JP 8930285A JP S61248439 A JPS61248439 A JP S61248439A
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- JP
- Japan
- Prior art keywords
- master slice
- functional cells
- power supply
- wiring
- source lines
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000012885 constant function Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマスタースライ・スを用いて製造される集積回
路に関する。
路に関する。
（従来の技術）
従来、マスタースラづスの電源線は、機能セルを総べて
使用しｔ時にも十分耐えられる様に、冗長度を大きくし
て設計されている九め、チップ面積に占める電源配線面
積が大きくなり、信号線の配線が不可能な場合や、チッ
プ面積を大きくしなければならない場合がある。このこ
とを図面を用いて説明する。
使用しｔ時にも十分耐えられる様に、冗長度を大きくし
て設計されている九め、チップ面積に占める電源配線面
積が大きくなり、信号線の配線が不可能な場合や、チッ
プ面積を大きくしなければならない場合がある。このこ
とを図面を用いて説明する。
第３図は従来のマスタースライスの一例の平面図である
１、半導体基板ｌには機能セル列２が規則的に配置され
る。各機能セル列２には、機能セル３が規則的に配置さ
れている。
１、半導体基板ｌには機能セル列２が規則的に配置され
る。各機能セル列２には、機能セル３が規則的に配置さ
れている。
第４図は第３図に示す機能セル列の拡大平面図である。
、第４図において、斜線を施し定機能セル４は、使用機
能セル、斜線を施してない機能セル５は、未使用機能セ
ルを示す。
能セル、斜線を施してない機能セル５は、未使用機能セ
ルを示す。
第５図は従来の電源配線を施したマスタースライスの機
能セル列の平面図である。
能セル列の平面図である。
従来のマスタースライスの電源線は、電源線６と冗長度
を持つ電源線（以下、冗長電源線と呼ぶ）７を固定的に
備えている。冗長電源１ｌＪ７′は、５′から５″まで
が未使用機能セルであるため不用であるが、従来のマス
タースライスでは変更が困難である。
を持つ電源線（以下、冗長電源線と呼ぶ）７を固定的に
備えている。冗長電源１ｌＪ７′は、５′から５″まで
が未使用機能セルであるため不用であるが、従来のマス
タースライスでは変更が困難である。
第６図は従来の冗長電源線を持九ないマスタースライス
に使用機能セルが集中的に配置された機能セル列の平面
図である。
に使用機能セルが集中的に配置された機能セル列の平面
図である。
使用機能セル４が４′から４′で示す様に集中的に配置
された場合、電源線６は１１ｔ流密度が大きくなり、電
気抵抗が増大する。
された場合、電源線６は１１ｔ流密度が大きくなり、電
気抵抗が増大する。
（発明が解決しようとする問題点）
以上説明し友ように、従来のマスタースライスでに、未
使用機能セルの場合にも、冗長度の大きい電源線が存在
する九め、設計、製造に無駄が生じる。ま九、電源線が
十分強化されていない場合には、１組の電源線に使用で
きる機能セル数を制限しているため、設計段階に使用機
能セルを集中して配置できなく、その結果機能セルは離
れて配置することになり、それらの間で信号伝搬遅延が
生じるという問題がある。
使用機能セルの場合にも、冗長度の大きい電源線が存在
する九め、設計、製造に無駄が生じる。ま九、電源線が
十分強化されていない場合には、１組の電源線に使用で
きる機能セル数を制限しているため、設計段階に使用機
能セルを集中して配置できなく、その結果機能セルは離
れて配置することになり、それらの間で信号伝搬遅延が
生じるという問題がある。
本発明の目的は、上記欠点を除去するための電源線を持
つマスタースライス下地と、補正用電源線を持つマスタ
ースライスとを用いて製造される集積回路を提供するこ
とにある。
つマスタースライス下地と、補正用電源線を持つマスタ
ースライスとを用いて製造される集積回路を提供するこ
とにある。
（問題点全解決するための手段）
本発明の集積回路は、半導体基板に機能セルが行列に配
置され几マスタースライスに配線を施して所望機能の回
路を夾現する集積回路において、前記マスタースライス
に電源線幅を個々の品種に独立に設定しておき、かつ個
々の品種に対しては電源線部分の電流密度を一様にする
補正用電源線を設けることにより構成される。
置され几マスタースライスに配線を施して所望機能の回
路を夾現する集積回路において、前記マスタースライス
に電源線幅を個々の品種に独立に設定しておき、かつ個
々の品種に対しては電源線部分の電流密度を一様にする
補正用電源線を設けることにより構成される。
（実施例）
次に５本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の部分平面図である。
機能セル列２には使用機能セル４．未使用機能セルがあ
り、電源線６が配線されている。この実施例は、第５図
の冗長電源配線７′ｆ：除い九構成になっており、マス
タースライス自体に、冗長電源線が不用となる几め、マ
スタースライス自体の設計が容易となり、電源線が減少
するため、チップ面積も減少するという効果が得られる
。
り、電源線６が配線されている。この実施例は、第５図
の冗長電源配線７′ｆ：除い九構成になっており、マス
タースライス自体に、冗長電源線が不用となる几め、マ
スタースライス自体の設計が容易となり、電源線が減少
するため、チップ面積も減少するという効果が得られる
。
第２図は本発明の第２の実施例の部分平面図である。
この実施例は、電源線６の電流密度を一様とするために
、補正用電源線８を付加し友ものである。
、補正用電源線８を付加し友ものである。
補正用電源線８の付加により、を流密度を一様とし、電
気抵抗を低下させる。まｔ、第５図の冗長電源線７は存
在しなくなり、信号線の配線全容易 ４゜とじ、使用機
能セル４を集中的に配置できる九め、使用機能セル間の
信号配線遅延を最小限とすることが可能となる。
気抵抗を低下させる。まｔ、第５図の冗長電源線７は存
在しなくなり、信号線の配線全容易 ４゜とじ、使用機
能セル４を集中的に配置できる九め、使用機能セル間の
信号配線遅延を最小限とすることが可能となる。
ま几、マスタースライスは、本発明によるマスタースラ
イスだけではなく、従来のマスタースライスでも可能で
あるため、従来のマスタースライスの大幅な変更は必要
としない。従来のマスタースライスを用いに場合に、′
ＩＩＬ流密度が大きくなる電源線部分に、補正用電源線
を用いて、電源の拡大、追加を行うことも可能である。
イスだけではなく、従来のマスタースライスでも可能で
あるため、従来のマスタースライスの大幅な変更は必要
としない。従来のマスタースライスを用いに場合に、′
ＩＩＬ流密度が大きくなる電源線部分に、補正用電源線
を用いて、電源の拡大、追加を行うことも可能である。
（発明の効果）
以上詳細に説明した様に、本発明は、冗長電源線全持九
ないマスタースライスを設計し、電流密度の大きくなる
電源線部分子ｃは補正用電源線を用いることで信号線の
配線を容易とし、使用機能セルを集中して配置し、配線
遅延を最小限とし、チップ面積を減少させ、設計、製造
の無駄をなくすという効果がある。
ないマスタースライスを設計し、電流密度の大きくなる
電源線部分子ｃは補正用電源線を用いることで信号線の
配線を容易とし、使用機能セルを集中して配置し、配線
遅延を最小限とし、チップ面積を減少させ、設計、製造
の無駄をなくすという効果がある。
第１図は本発明の第１の実施例の部分平面図、第２図は
本発明の第２の実施例の部分平面図、第３図は従来のマ
スタースライスの一例の平面図、第４図は第３図に示す
機能セル列の拡大平面図、第５図は従来Ｏｔ電源線を施
したマスタースライスの機能セル列の平面図、第６図は
従来の冗長電源線を持たない機能セル列の平面図である
。 １・・・・・・半導体基板、２・・・・・・機能セル列
、３・・・・・・機能セル％ ４１４’＋４″・・・・
・・使用機能セル、５・・・・・・未使用機能セル、６
・・・・・・′１源配線、７．７’・・・・−・冗長電
源線、８・・・・・・補正用電源線。 代理人 弁理士 内 原 晋、″へパ１ 峯１回 峯２劃 茅３０ 第４−可 華Ｓ図 峯２看
本発明の第２の実施例の部分平面図、第３図は従来のマ
スタースライスの一例の平面図、第４図は第３図に示す
機能セル列の拡大平面図、第５図は従来Ｏｔ電源線を施
したマスタースライスの機能セル列の平面図、第６図は
従来の冗長電源線を持たない機能セル列の平面図である
。 １・・・・・・半導体基板、２・・・・・・機能セル列
、３・・・・・・機能セル％ ４１４’＋４″・・・・
・・使用機能セル、５・・・・・・未使用機能セル、６
・・・・・・′１源配線、７．７’・・・・−・冗長電
源線、８・・・・・・補正用電源線。 代理人 弁理士 内 原 晋、″へパ１ 峯１回 峯２劃 茅３０ 第４−可 華Ｓ図 峯２看
Claims (1)
- 半導体基板に機能セルが行列に配置されたマスタース
ライスに配線を施して所望機能の回路を実現する集積回
路において、前記マスタースライスに電源線幅を個々の
品種に独立に設定しておき、かつ個々の品種に対しては
電源線部分の電流密度を一様にする補正用電源線を設け
たことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8930285A JPS61248439A (ja) | 1985-04-25 | 1985-04-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8930285A JPS61248439A (ja) | 1985-04-25 | 1985-04-25 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248439A true JPS61248439A (ja) | 1986-11-05 |
Family
ID=13966871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8930285A Pending JPS61248439A (ja) | 1985-04-25 | 1985-04-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248439A (ja) |
-
1985
- 1985-04-25 JP JP8930285A patent/JPS61248439A/ja active Pending
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