JPH0341544A - マルチバスデータ転送制御方式のデータ処理装置 - Google Patents
マルチバスデータ転送制御方式のデータ処理装置Info
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- JPH0341544A JPH0341544A JP1176612A JP17661289A JPH0341544A JP H0341544 A JPH0341544 A JP H0341544A JP 1176612 A JP1176612 A JP 1176612A JP 17661289 A JP17661289 A JP 17661289A JP H0341544 A JPH0341544 A JP H0341544A
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- 238000000034 method Methods 0.000 claims description 11
- 230000003068 static effect Effects 0.000 claims 2
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- 239000000872 buffer Substances 0.000 description 4
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- Bus Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算処理装置を有するＣＰＵと、前記ＣＰＵの
制御のもとにマスター入出力装置から汎用バスを介して
スレーブ入出力装置アクセスするデータ処理装置ｉにお
いて、前記マスター入出力装置から前記汎用バスを介し
て前記スレーブ入出力装置にデータアクセス期間中に、
前記演算処理装置αと前記主記憶装置との間のデータア
クセスを前記ＣＰＵの専用バスを設け、データ転送効率
を改善するマルチバスデータ転送制御方式のデータ処理
装置装置に関する。
制御のもとにマスター入出力装置から汎用バスを介して
スレーブ入出力装置アクセスするデータ処理装置ｉにお
いて、前記マスター入出力装置から前記汎用バスを介し
て前記スレーブ入出力装置にデータアクセス期間中に、
前記演算処理装置αと前記主記憶装置との間のデータア
クセスを前記ＣＰＵの専用バスを設け、データ転送効率
を改善するマルチバスデータ転送制御方式のデータ処理
装置装置に関する。
演算処理装置と、汎用データアドレスバスを制御する汎
用バスコントローラと前記汎用データアドレスバスの使
用権をアービトレーションバスに送出するアービタとを
備えたＣＰＵをもつコンピュータシステムで、前記マス
ター入出力装置と前記スレーブ入出力装置との間にデー
タアクセスを行う従来のデータ転送制御方式を第４図を
用いて説明する。
用バスコントローラと前記汎用データアドレスバスの使
用権をアービトレーションバスに送出するアービタとを
備えたＣＰＵをもつコンピュータシステムで、前記マス
ター入出力装置と前記スレーブ入出力装置との間にデー
タアクセスを行う従来のデータ転送制御方式を第４図を
用いて説明する。
第４図において、ｌは演算制御装置１１、アービタ１２
及び汎用バスコントローラ１３を有するＣ Ｐ Ｕ、３
は汎用データアドレスバス６２の使用権を要求するデー
タをアービトレーションバス６１に送出するリクエスタ
ー３１．汎用データアドレスバス６２に送出するデータ
の転送制御をするバスコントローラ３２及び演算処理装
置３３からなるマスター入出力装置、４は汎用データア
ドレスバス６２に送出するデータの転送制御をするバス
コントローラ４１と演算制御装置４２からなるスレーブ
入出力装置である。
及び汎用バスコントローラ１３を有するＣ Ｐ Ｕ、３
は汎用データアドレスバス６２の使用権を要求するデー
タをアービトレーションバス６１に送出するリクエスタ
ー３１．汎用データアドレスバス６２に送出するデータ
の転送制御をするバスコントローラ３２及び演算処理装
置３３からなるマスター入出力装置、４は汎用データア
ドレスバス６２に送出するデータの転送制御をするバス
コントローラ４１と演算制御装置４２からなるスレーブ
入出力装置である。
第４図に示す装置の動作フローは、第５図に示す通りで
ある。
ある。
上述のデータ処理装置装置は、前記マスター入出力装置
３と前記スレーブ入出力装置４との間にデータアクセス
を行う場合、演算制御袋＠１１はホールド状態にされ、
ＣＰＵの処理を一時中止していた。このため従来装置は
ＣＰＵの処理効率が制限され、問題があった。本発明は
、このような問題を解決するマルチバスデータ転送制御
方式のデータ処理装置を提供することを目的としている
。
３と前記スレーブ入出力装置４との間にデータアクセス
を行う場合、演算制御袋＠１１はホールド状態にされ、
ＣＰＵの処理を一時中止していた。このため従来装置は
ＣＰＵの処理効率が制限され、問題があった。本発明は
、このような問題を解決するマルチバスデータ転送制御
方式のデータ処理装置を提供することを目的としている
。
前述の目的を達成するため１本発明においては、演算処
理装置と、汎用データアドレスバスを制御する汎用バス
コントローラと前記汎用データアドレスバスの使用権を
アービトレーションバスに送出するアービタとを備えた
ＣＰＵと、前記汎用データアドレスバスを制御する汎用
バスコントローラと前記アービトレーションバスに前記
汎用データアドレスバスの使用権を要求するリクエスタ
ーとからなるマスター入出力装置と、前記汎用データア
ドレスバスを制御する汎用バスコントローラを有するス
レーブ入出力装置とからなる従来装置のデータ処理装置
において、前記ＣＰＵの上記憶装’ａ’ｉと前記演算処
理装置の間に（＃１．用バスを設け、前記マスター入出
力装置と前記スレーブ入出力部Ｆ（どの間に前記汎用デ
ータアドレスバスの使用権が確立したときに前記演算処
理装置と前記主記憶装置との間のデータアクセスを前記
専用バスを介して行うように構成した。
理装置と、汎用データアドレスバスを制御する汎用バス
コントローラと前記汎用データアドレスバスの使用権を
アービトレーションバスに送出するアービタとを備えた
ＣＰＵと、前記汎用データアドレスバスを制御する汎用
バスコントローラと前記アービトレーションバスに前記
汎用データアドレスバスの使用権を要求するリクエスタ
ーとからなるマスター入出力装置と、前記汎用データア
ドレスバスを制御する汎用バスコントローラを有するス
レーブ入出力装置とからなる従来装置のデータ処理装置
において、前記ＣＰＵの上記憶装’ａ’ｉと前記演算処
理装置の間に（＃１．用バスを設け、前記マスター入出
力装置と前記スレーブ入出力部Ｆ（どの間に前記汎用デ
ータアドレスバスの使用権が確立したときに前記演算処
理装置と前記主記憶装置との間のデータアクセスを前記
専用バスを介して行うように構成した。
本発明は前記ＣＰＵの主記憶装置と前記演算処理装置の
間に専用バスを設け、前記マスター入出力装置と前記ス
レーブ入出力装置との間に前記汎用データアドレスバス
の使用権が確立したときに前記演算処理装置と前記主記
憶装置との間のデータアクセスを前記専用バスを介して
行うように構成したので、前記マスター入出力装置と前
記スレーブ入出力装置との間にデータアクセスが行われ
る時に、前記演算処理装置と前記主記憶装置との間でデ
ータアクセスが可能となりデータ処理の処理効率を向上
させることができる。
間に専用バスを設け、前記マスター入出力装置と前記ス
レーブ入出力装置との間に前記汎用データアドレスバス
の使用権が確立したときに前記演算処理装置と前記主記
憶装置との間のデータアクセスを前記専用バスを介して
行うように構成したので、前記マスター入出力装置と前
記スレーブ入出力装置との間にデータアクセスが行われ
る時に、前記演算処理装置と前記主記憶装置との間でデ
ータアクセスが可能となりデータ処理の処理効率を向上
させることができる。
本発明の実施例の全体構成を第１図に示す。
図に示す構成は、組込型のコンピュータシステムであり
、Ｃｒ’Ｕ １、主記憶装置２、マスク入出力装置３、
スレーブ入出力装置４で構成されている。
、Ｃｒ’Ｕ １、主記憶装置２、マスク入出力装置３、
スレーブ入出力装置４で構成されている。
汎用バス６には前記のＣＰＵＬ、マスク入出力装置３及
びスレーブ入出力装置ｆｉ４を接続し、メモリ専用バス
には前記のＣＩ） Ｕ １及び主記憶装置２を接続する
。
びスレーブ入出力装置ｆｉ４を接続し、メモリ専用バス
には前記のＣＩ） Ｕ １及び主記憶装置２を接続する
。
前記ＣＩ） Ｕ １は第３図の構成をしており、ＭＰＵ
１ｌと、バスアービタ１２．バッファ１０１．１０２．
１０３よりなる汎用バスコントローラ１３と、バッファ
１０４，１０５，１０６よりなるメモリバスコントロー
ラ１４とで構成される。
１ｌと、バスアービタ１２．バッファ１０１．１０２．
１０３よりなる汎用バスコントローラ１３と、バッファ
１０４，１０５，１０６よりなるメモリバスコントロー
ラ１４とで構成される。
第１図の前記し記憶袋Ｐｉ ２は記憶装置２１、メモリ
バスコントローラ２２で構成される。前記マスク入出力
装置３はリクエスター３１．汎用バスコントローラ３２
、処」■装置３３で構成される。
バスコントローラ２２で構成される。前記マスク入出力
装置３はリクエスター３１．汎用バスコントローラ３２
、処」■装置３３で構成される。
前記スレーブ入出力部７（４は、汎用バスコントローラ
４１．処理装置４２で構成される。
４１．処理装置４２で構成される。
この様な第１図に示すシステムの動作を第２図により説
明する。前記のマスク入出力装置３及びスレーブ入出力
装置４の間で多重の転送が可能なりＭＡ転送の動作フロ
ーを第２図に示すゆ動作フローのＡは、マスク入出力装
置３のリクエスタ３１がマスク入出力装置３及びスレー
ブ入出力装置４の間でＤＭＡ転送を行う要求してバス要
求線６６にアサートする。
明する。前記のマスク入出力装置３及びスレーブ入出力
装置４の間で多重の転送が可能なりＭＡ転送の動作フロ
ーを第２図に示すゆ動作フローのＡは、マスク入出力装
置３のリクエスタ３１がマスク入出力装置３及びスレー
ブ入出力装置４の間でＤＭＡ転送を行う要求してバス要
求線６６にアサートする。
動作フローのＢにおいてＣＰＵＩのバスアービタｔ２は
アービトレーションバス６１のバス要求線６３の内−本
が選ばれてバス許可線１６がアサートされる。これによ
り、ＤＭＡ実行のためＭＰＵ１ｌをバス要求線１５を介
しアサートする。
アービトレーションバス６１のバス要求線６３の内−本
が選ばれてバス許可線１６がアサートされる。これによ
り、ＤＭＡ実行のためＭＰＵ１ｌをバス要求線１５を介
しアサートする。
次に、動作フローのＣでは１ＭＰＵＩＩが、バス許可ｔ
ｌＡ１６をアサートする。
ｌＡ１６をアサートする。
動作フローのＤにおいて、バスアービタ１２はつぎのバ
スマスタとして、入出力装置ｎ３及びスレーブ入出力装
置４の間でＤＭＡ転送を行う要求をしたマスタ入出力装
置３を決め、バス許可線６４の内の一本が選ばれてバス
許可線６７をアサートすることとなる。
スマスタとして、入出力装置ｎ３及びスレーブ入出力装
置４の間でＤＭＡ転送を行う要求をしたマスタ入出力装
置３を決め、バス許可線６４の内の一本が選ばれてバス
許可線６７をアサートすることとなる。
動作フローのＥでは、マスク入出力装置３は、バス転送
中線６８をネゲートし、ＣＰＵＩのバスサイクル終了を
待つ。
中線６８をネゲートし、ＣＰＵＩのバスサイクル終了を
待つ。
動作フローのＦ′では、バスアービタ１２は、バス要求
線１５をネゲートし、汎用バス人出カイネーブル信秒１
２２をアクティブにする。
線１５をネゲートし、汎用バス人出カイネーブル信秒１
２２をアクティブにする。
動作フローのＧ′では、ＭＰＵＩＩはバス許可線１１を
ネゲートしメモリバスコントローラ１４のバッファ１０
４．１０５．１０６を介し、プログラム読み取りプロッ
セッサの操作を継続する。
ネゲートしメモリバスコントローラ１４のバッファ１０
４．１０５．１０６を介し、プログラム読み取りプロッ
セッサの操作を継続する。
この時、汎用バスコントローラ１３のバッファ１０１．
１０２，１０３はインアクティブであるので、汎用バス
６へはアクセスしない。
１０２，１０３はインアクティブであるので、汎用バス
６へはアクセスしない。
マスク入出力装置３は汎用バス６、汎用バスコントロー
ラ３２．４１を介し、スレーブ入出力装置４とデータ転
送をＤＭＡで実行する。この時、ＭＰＵＩＩとマスク入
出力装置３が同時にデータを多重転送することになる。
ラ３２．４１を介し、スレーブ入出力装置４とデータ転
送をＤＭＡで実行する。この時、ＭＰＵＩＩとマスク入
出力装置３が同時にデータを多重転送することになる。
動作フローのＨ’では、マスク入出力装置３は、データ
転送終了後、バス転送中線６８をネゲートする。
転送終了後、バス転送中線６８をネゲートする。
動作フローの工′では、バスアービタ１２は汎用バス入
出カイネーブル信号１２１をアクティブにする。即ち、
バスサイクルは、ＭＰＵＩＩがマスクになり処理が′ｍ
続され、汎用バス６へのアクセスが可能となる。
出カイネーブル信号１２１をアクティブにする。即ち、
バスサイクルは、ＭＰＵＩＩがマスクになり処理が′ｍ
続され、汎用バス６へのアクセスが可能となる。
このように、従来はＤＭＡによりデータ転送されている
時、ＭＰＵの処理が中断されていたのにたいし、本実施
例においては、入出力装置間でＤＭＡが行われているに
もかかわらず、ＭＰＵの処理が継続されていることにな
り効率の良い処理が行われる。
時、ＭＰＵの処理が中断されていたのにたいし、本実施
例においては、入出力装置間でＤＭＡが行われているに
もかかわらず、ＭＰＵの処理が継続されていることにな
り効率の良い処理が行われる。
上述の実施例においては、ＣＰＵＩは組込式のコンピュ
ータシステムを使用しているが、これは１ボードでＣＰ
ＵＩ、主記憶装置２、マスタ入出力装置３及びスレーブ
入出力装置４を構成して良いことは云うまでもない。
ータシステムを使用しているが、これは１ボードでＣＰ
ＵＩ、主記憶装置２、マスタ入出力装置３及びスレーブ
入出力装置４を構成して良いことは云うまでもない。
また、上述の実施例において、バスに汎用バスとメモリ
専用バスが必要とされているが、主記憶装置２の接続を
ＭＰＵと直結するようにし、ｃＰｔＪボード内に収める
ことは容易に実現可能である。
専用バスが必要とされているが、主記憶装置２の接続を
ＭＰＵと直結するようにし、ｃＰｔＪボード内に収める
ことは容易に実現可能である。
本発明は、前記マスター入出力装置と前記スレーブ入出
力装置との間にデータアクセスが行われる時に、前記演
算処理装置と前記主記憶装置との間でデータアクセスが
可能となりデータ処理の処理効率を著しく向上させるこ
とができた。
力装置との間にデータアクセスが行われる時に、前記演
算処理装置と前記主記憶装置との間でデータアクセスが
可能となりデータ処理の処理効率を著しく向上させるこ
とができた。
第１図は本発明の一実施例を示す全体構成図。
第２図は第１図の動作と示すフロー図、第３図は第１図
におけるＣＰＵＩの詳細図である。第４図は、従来装置
の全体構成を示す図、第５図は第４図の動作フロー図で
ある。 ｌ ・・・ ＣＰＵ ２ ・・・ 主記憶装置 ３ ・・・ マスク入出力装置 ４ ・・・ ５ ・・・ ６１・・・ ６２・・・ スレーブ入出力装置 メモリ専用バス アービトレーションバス アドレスデータバス 第 ２・・主記憶装置 ３・・マスタ入出力装置 ４・スレーブ入出力装置 ６１・・・アービトレーシ冒ンパス ６２・・アドレスデータバス 第 図 第 ４ 図 １・・・ＣＰＵ １２・・・アービタ １１・・・ＭＰＵ ６２・・・汎用データアドレスバス 第 図
におけるＣＰＵＩの詳細図である。第４図は、従来装置
の全体構成を示す図、第５図は第４図の動作フロー図で
ある。 ｌ ・・・ ＣＰＵ ２ ・・・ 主記憶装置 ３ ・・・ マスク入出力装置 ４ ・・・ ５ ・・・ ６１・・・ ６２・・・ スレーブ入出力装置 メモリ専用バス アービトレーションバス アドレスデータバス 第 ２・・主記憶装置 ３・・マスタ入出力装置 ４・スレーブ入出力装置 ６１・・・アービトレーシ冒ンパス ６２・・アドレスデータバス 第 図 第 ４ 図 １・・・ＣＰＵ １２・・・アービタ １１・・・ＭＰＵ ６２・・・汎用データアドレスバス 第 図
Claims (1)
- 【特許請求の範囲】 １、演算処理装置と、汎用データアドレスバスを制御す
る汎用バスコントローラと前記汎用データアドレスバス
の使用権をアービトレーションバスに送出するアービタ
とを備えたＣＰＵと、前記汎用データアドレスバスを制
御する汎用バスコントローラと前記アービトレーション
バスに前記汎用データアドレスバスの使用権を要求する
リクエスターとからなるマスター入出力装置と、前記汎
用データアドレスバスを制御する汎用バスコントローラ
を有するスレーブ入出力装置とからなるデータ処理装置
において、前記演算処理装置と前記ＣＰＵの主記憶装置
の間に専用バスを設け、前記マスター入出力装置と前記
スレーブ入出力装置との間に前記汎用データアドレスバ
スの使用権が確立したときに前記演算処理装置と前記主
記憶装置との間のデータアクセスを前記専用バスを介し
て行うことを特徴とするマルチバスデータ転送制御方式
のデータ処理装置。 ２、前記主記憶装置は前記ＣＰＵの外部にあり高速の静
止型記憶装置である請求項第１項記載のマルチバスデー
タ転送制御方式のデータ処理装置。 ３、前記ＣＰＵ、前記マスター入出力装置、前記スレー
ブ入出力装置及び前記主記憶装置を１ボードで構成した
ことを特徴とする請求項第１項記載のマルチバスデータ
転送制御方式のデータ処理装置。 ４、前記ＣＰＵと前記主記憶装置を直結して１ボード内
に設ける構成としたことを特徴とする請求項第１項記載
のマルチバスデータ転送制御方式のデータ処理装置。 ５、演算処理装置と、汎用データアドレスバスを制御す
る汎用バスコントローラと前記汎用データアドレスバス
の使用権をアービトレーションバスに送出するアービタ
とを備えたＣＰＵと、前記汎用データアドレスバスを制
御する汎用バスコントローラと前記アービトレーション
バスに前記汎用データアドレスバスの使用権を要求する
リクエスターとからなるマスター入出力装置と、前記汎
用データアドレスバスを制御する汎用バスコントローラ
を有するスレーブ入出力装置とからなるデータ処理装置
において、前記演算処理装置と前記ＣＰＵの主記憶装置
の間に専用バスを設け、前記マスター入出力装置から前
記汎用データアドレスバスを介して前記スレーブ入出力
装置へのデータアクセスと、前記演算処理装置より前記
専用バスを介して前記主記憶装置へのデータアクセスを
同時に行うことを特徴とするマルチバスデータ転送制御
方式のデータ処理装置。 ６、前記主記憶装置は前記ＣＰＵの外部にあり高速の静
止型記憶装置である請求項第５項記載のマルチバスデー
タ転送制御方式のデータ処理装置。 ７、前記ＣＰＵ、前記マスター入出力装置、前記スレー
ブ入出力装置及び前記主記憶装置を１ボードで構成した
ことを特徴とする請求項第５項記載のマルチバスデータ
転送制御方式のデータ処理装置。 ８、前記ＣＰＵと前記主記憶装置を直結して１ボード内
に設ける構成としたことを特徴とする請求項第５項記載
のマルチバスデータ転送制御方式のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176612A JPH0341544A (ja) | 1989-07-07 | 1989-07-07 | マルチバスデータ転送制御方式のデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176612A JPH0341544A (ja) | 1989-07-07 | 1989-07-07 | マルチバスデータ転送制御方式のデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341544A true JPH0341544A (ja) | 1991-02-22 |
Family
ID=16016613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176612A Pending JPH0341544A (ja) | 1989-07-07 | 1989-07-07 | マルチバスデータ転送制御方式のデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341544A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS63214862A (ja) * | 1987-03-03 | 1988-09-07 | Matsushita Electric Ind Co Ltd | マイクロ・プロセツサ |
| JPS63278168A (ja) * | 1987-05-11 | 1988-11-15 | Hitachi Ltd | バス制御装置 |
| JPS6433657A (en) * | 1987-07-30 | 1989-02-03 | Toshiba Corp | Memory access controller |
-
1989
- 1989-07-07 JP JP1176612A patent/JPH0341544A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS63214862A (ja) * | 1987-03-03 | 1988-09-07 | Matsushita Electric Ind Co Ltd | マイクロ・プロセツサ |
| JPS63278168A (ja) * | 1987-05-11 | 1988-11-15 | Hitachi Ltd | バス制御装置 |
| JPS6433657A (en) * | 1987-07-30 | 1989-02-03 | Toshiba Corp | Memory access controller |
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