JPH01163865A - バス調停制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のバススレーブモジュール相互間でのデ
ータのやりとりをプロセッサが制御するシステムにおけ
るバス調停制御に関し、例えば、コプロセッサをバスス
レーブモジュールとして従属させてインタフェースを採
る主プロセツサのバス調停制御に適用して有効な技術に
関するものである。

〔従来技術〕

コプロセッサは、汎用データプロセッサのような主プロ
セツサに結合され、レジスタセットや命令セットを拡張
可能として、システムに新たな処理能力や高速演算機能
を付加するプロセッサである。

主プロセツサとコプロセッサとのインタフェースにはコ
プロセッサをパススレーブモジュールとする方式があり
、この場合に、コプロセッサ内部のデータをメモリに転
送するような場合、メモリに転送すべきデータを主プロ
セツサが一旦内部に取り込み、次いで、この取り込んだ
データを主プロセツサが制御するバスサイクルに従って
メモリに与えるという転送手順を採るものがある。

一方、コプロセッサを含むシステムにおいて。

バスマスタモジュールとされるデバイスはコプロセッサ
を従属させる主プロセツサ以外にもダイレクト・メモリ
・アクセス・コントローラや割込みコントローラなどが
あるため、主プロセツサはそのようなバスマスタモジュ
ールとの間でバス調停が必要とされる。

このため、コプロセッサの保有データをメモリに転送す
るような場合に、当該データを一旦主プロセッサが取り
込んだ後に、その他のバスマスタモジュールからバス開
放要求があると、主プロセツサはバス権を放棄してメモ
リへのデータ転送動作を中断しなければならず、そのバ
ス開放要求が終了した後にメモリへのデータ転送を再開
することができる。

尚、バス調停制御について記載された文献としては１９
８６年１２月２５日オーム社発行の「マイクロコンピュ
ータハンドブック」第６７４頁及び第６７９頁がある。

〔発明が解決しようとする問題点〕

しかしながら、主プロセツサに対してバススレーブモジ
ュールとされるコプロセッサの保有データをメモリに転
送するような場合に、メモリに転送すべきデータを主プ
ロセツサが一旦内部に取り込み９次いでこの取り込んだ
データを主プロセツサの制御するバスサイクルに従って
メモリに与えるという転送手順を採ると、その間に他の
バスマスタモジュールからバス開放要求がある度にバス
権を移動しなければならなくなり、バス権移動によるオ
ーバヘッドのためにシステムの動作効率が低下するとい
う問題点があった。

そこで本発明者は主プロセツサに対してパススレーブモ
ジュールとされるコプロセッサの演算データを直接コプ
ロセッサからメモリに転送する方式を検討し、その場合
には、コプロセッサによるデータの出力タイミングを主
プロセツサのアクセスサイクルに同期させて指示するこ
とが必要であって、且つ、その他のバスマスタモジュー
ルとのバス調停制御に際してはコプロセッサに対するデ
ータの出力タイミング指示についても考慮しなければな
らないことを見出した。

本発明の目的は、プロセッサに対してパススレーブモジ
ュールとされる特定デバイスのデータをその他のパスス
レーブモジュールに転送する場合にバス権移動回数の増
大を抑えてシステムの動作効率を向上させることができ
るバス調停制御システムを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴につ
いては、本明細書の記述及び添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願に開示される発明のうち代表的なものの概要を簡単
に説明すれば下記の通りである。

すなわち、バス調停機能を有するプロセッサと、このプ
ロセッサが制御するバスサイクルに従ってメモリのよう
な第１バススレーブモジュールとの間でデータのやりと
りを行うコプロセッサのような第２バススレーブモジュ
ールと、上記プロセッサに対してバス開放を要求し得る
バスマスタモジュールとを含み、上記プロセッサは、第
２バススレーブモジュールに第１バススレーブモジコー
ルへのデータ出力開始タイミングを指示するための制御
信号を与えるようにされ、この制御信号によるデータ出
力開始の指示を、バスマスタモジュールに対するバス開
放期間中抑止するようにされて成るものである。

〔作　用〕

上記した手段によれば、プロセッサは、第１バススレー
ブモジュールへのデータ出力開始タイミングを第２バス
スレーブモジュールに指示することにより、プロセッサ
が制御するバスサイクルに１ｉＵｔ１１して第２バスス
レーブモジュールの出力データは直接第１バススレーブ
モジュールに転送可能とされ、当該データ転送のための
バスサイクルを起動する前の所定タイミングでその他バ
スマスタモジュールからのバス開放要求をプロセッサが
検出すると、このプロセッサはそのバス開放要求が終了
されるまでバス権を放棄すると共にこれに呼応して第２
バススレーブモジュールに対するデータ出力開始タイミ
ングの指示を抑止することにより、第２バススレーブモ
ジュールから第１バススレーブモジュールへのデータ転
送動作とその他のバスマスタモジュールによるバス開放
要求との間のバス調停が的確に行われ、更に一旦第２パ
ススレーブモジュールから第１バススレーブモジュール
へのデータ転送のためのバスサイクルが主プロセツサに
よって起動された後は当該バスサイクルの終了後でない
とバスマスタモジュールのバス開放要求は受は付けられ
ず、これにより、プロセッサのアクセス制御に基づいて
第２バススレーブモジュールから第１バススレーブモジ
ュールへのデータ転送に際してバス権移動回数の増大を
抑え。

システムの動作効率向上を達成するものである。

〔実　施　例〕

第１図は本発明の一実施例に係るコプロセッサシステム
の一実施例を示すブロック図である。

第１図に示されるコプロセッサシステムは、特に制限さ
れないが２代表的に夫々示された、汎用プロセッサとし
てのマイクロプロセッサのような主プロセッサ１．浮動
小数点演算や超越関数の多精度演算などの機能を有する
第２バススレーブモジュールとしてのコプロセッサ２、
ダイナミックＲＡＭ　（ランダム・アクセス・メモリ）
によって構成されるような第１バススレーブモジュール
としてのメモリ３．及びダイレクト・メモリ・アクセス
・コントローラや割込みコントローラのようなその他バ
スマスタモジュールとしての外部デバイス４を含む。上
記各機能ブロックは、特に制限されないが、公知の半導
体集積回路製造技術によって夫々個別の半導体基板に形
成されている。

上記主プロセツサ１、コプロセッサ２、メモリ３、及び
外部デバイス４は、相互に例えば３２ビツトのデータバ
ス５を介してデータＤＡＴＡを入出力可能に結合される
と共に、主プロセツサｌ及び外部デバイス４から選択的
に出力されるアドレス信号ＡＤＲ８はアドレスバス６を
介してメモリ３に供給可能とされる。

上記主プロセツサ１は、特に制限されないが、第２図に
示されるように、制御ユニット７、実行ユニット８、及
び入出力制御ユニット９によって構成される。

上記制御ユニット７は、特に制限されないが、マクロ命
令のブリフェッチ部、プリフェッチされた命令のオペレ
ーションコードをデコードしてマイクロアドレスを作成
させると共に、マイクロ命令のネクストアドレスフィー
ルドに応じた次のマイクロアドレスを発生したり、さら
にはマイクロ命令の分岐制御を行うマイクロアドレスコ
ントローラ、このマイクロアドレスコントローラから出
力される信号をアドレスとしてアクセスされるマイクロ
ＲＯＭ　（リード・オンリ・メモリ）、このマイクロＲ
ＯＭから読み出されるマイクロ命令に基づいて各種制御
信号を形成するマイクロインストラクションデコーダ、
及び各部を制御するためのその他コントローラを含む。

上記実行部は、制御ユニット７から出力される各種制御
信号に基づいてオペランドの演算やアドレス演算などを
行う算術論理演算装置や、データ及びアドレスの一時記
憶領域とされる各種レジスタが含まれている。

上記入出力制御ユニット９は、上記コプロセッサ２など
システム上の各種デバイスとのインタフェースを行い、
入出力制御ユニット９が自ら作成したり、制御ユニット
７を介して形成されるバスタイミング信号などの各種制
御信号を所定のタイミングで出力すると共に、外部から
供給されるステータス（ｄ号や命令を制御ユニット７に
与える。

データの入出力やアドレス信号の出力はトライステート
型の入力／出力バッファを介して行う。この入出力制御
ユニット９は、外部デバイス４のバス要求を調停するた
めの図示しないバスアービタを備え、主プロセツサ１が
バス権を放棄するとき出力バッファは高出力インピーダ
ンス状態に制御される。

主プロセツサ１と外部デバイス４との間におけるバス占
有権の移動は、特に制限されないが、外部デバイス４か
ら主プロセツサ１に出力されるホールドリクエスト信号
ＨＲＥＱと、主プロセツサ１から外部デバイス４に出力
されるホールドアフナリッジ信号ＨＡＣＫとのやりとり
によって制御される。Ｌ記ホールドリクエスト信号ＨＲ
ＥＱはローレベルにアサートされることによりバス権要
求を主プロセツサに指示し、ボールドアフナリッジ信号
ＨＡＣＫはローレベルにアサートされることにより外部
デバ、イス４へのバス権移動を承認する。

外部デバイス４は、バスを使用する必要が生じたとき、
ホールドリクエスト信号ＨＲＥＱを７４３−・トする。

主プロセツサ］は、特に制限されないが、各マシンサイ
クルの所定タイミングでホールドリクエスト信号ＨＲＥ
　Ｑをサンプリングし、サンプリングしたホールドリク
エスト信号ＨＲＥＱによりバス権要求を検出したときに
は、そのタイミングがバスサイクルの開始以前のタイミ
ングであるなら、アドレス信号やバスサイクル制御のた
めの各種制御信号の出力状態を高出力インピーダンス状
態にして外部デバイス４にホールドアフナリッジ信号Ｈ
ＡＣＫをアサートしてバス権を放棄゛する。

アサートされたホールドアフナリッジ信号ＨＡＣＫを受
ける外部デバイス４はアドレス信号やバスサイクル制御
信号をアクティブにしてバスの使用を開始する。外部デ
バイス４によるバスの使用が終了されると、外部デバイ
ス４はアドレス信号やバスサイクル制御信号の出力状態
を高出力インピーダンス状態にした後ホールトリクニス
ｌ−信号ＨＲＥＱをネゲートして主プロセツサ１２に供
給する。主プロセツサ１はこれを検出すると、ホールド
アフナリッジ信号ＨＡ　ＣＫを所定のタイミングでネゲ
ートしてバス権を再び持つことによりこのバスの使用を
再開する。

上記コプロセッサ２は主プロセツサ１に従属するバスス
レーブモジュールとされ、特に制限されないが、主プロ
セツサ１がフェッチした命令がコプロセッサ命令もしく
はコプロセッサ命令を含む場合、主プロセツサ１は、当
該命令からコプロセッサ２にとって必要なフィー・ルド
を切り出してコマンドを生成し、これをコプロセッサ２
に与える。

コプロセッサ２はそれ自体バス制御機能を持たず、デー
・夕転送コマンドなどを実行する場合、それに必要とさ
ｈるバスサイクルは主プロセツサ１の制御によって与え
られる。

主プロセッサ１−は、バスサイクルを制御するためのイ
ンタフェース信号と１，５て、特に制限されないが、デ
ータ転送方向を指示するリードライト信号Ｒ／Ｗ、主プ
ロセツサ１が出力するアドレス信号ＡＤＲ８がアドレス
バス６上で確定していることをそのローレベルによって
示すアドレスストローブ信号Ａ８などをコプロセッサ２
及びメモリ３に出力すると共に、コプロセッサデータイ
ネーブル信号ＣＩＴＥをコプロセッサ２に出力する。こ
のコプロセッサデータイネーブル信号ＣＤＥは、そのロ
ーレベルによりコプロセッサ２に対してデータの出力を
指示するタイミング信号である。

本実施例のコプロセッサシステムにおいてコプロセッサ
２とメモリ３０間のデータ転送は主プロセッサ１．が制
御するバスサイクルに従ってデータバス５を介し相互間
で直接やりとりするようになっている。

即ち、メモリ３からコプロセッサ２にデータな転送する
場合、主プロセツサ１は、メモリ３をリードアクセスし
、これによってメモリ３から出力されるデータがデータ
バス５上で確定されるタイミングをもってデータコンプ
リート信号ＤＣを口−レベルにアサートする。このデー
タコンプリート信号ＤＣは主プロセツサ１及びコプロセ
ッサ２に供給され、コプロセッサ２はデータコンプリー
ト信号ＤＣのアサートタイミングに同期したタイミング
でデータバス５上のデータを内部に取り込む。主プロセ
ツサ１はこのデータコンプリート信号ＤＣのアサートタ
イミングに同期した所定タイミングで当該バスサイクル
を終了する。

コプロセッサ２からメモリ３にデータ転送する場合には
、主プロセツサ１が起動するバスサイクルによって制御
されるメモリ３のライト動作に同期するように上記コプ
ロセッサデータイネーブル信号ＣＤＥをアサートしてコ
プロセッサ１にデータの出力タイミングを指示する。コ
プロセッサデータイネーブル信号ＣＤＥが供給されるコ
プロセッサ２は、そのアサートタイミングに同期して所
定のタイミングでデータバス５上にデータを出力する。

この出力データがデータバス５上で確定するタイミング
は、メモリ３がライトデータを取り込むタイミングに呼
応され、メモリ３は当該データを図示しないデータ入カ
バソファなどに取り込み、これに呼応してデータコンプ
リート信号ＤＣをアサートする６デ一タコンプリート信
号ＤＣがアサートされると、これに基づいて主プロセツ
サ１は当該バスサイクルを終了し、コプロセッサ２はデ
ータの出力動作を終了する。

コプロセッサ２の内部状態は、コプロセッサステータス
データＣＰＳＴによって主プロセツサ１に与えられる。

このコプロセッサステータスデータＣＰＳＴは、特に制
限されないが、コプロセッサ２の内部状態を３ビツトで
示すもので、例えば、３ビツトの組合せにより、オペラ
ンドやコマンドの転送要求、転送コマンド受信、コマン
ド実行中、コマンド実行中におけるエラー発生、演算実
行により得られたデータの転送準備完了などを意味する
。このコプロセッサステータスデータＣＰＳＴは主プロ
セツサ１の入出力制御ユニット９から制御ユニット７に
与えられ、この制御ユニット７はその３ビツトによって
指定されるコプロセッサ２の状態に対応するように内部
割込みなどによってマイクロフローを分岐させる。

特に、コプロセッサ２から与えられるコプロセッサステ
ータスデータＣＰＳＴによってコプロセッサ２のデータ
転送準備完了が検出されると、主プロセツサ１の処理手
順は、コプロセッサ２からメモリ３ヘデータを転送する
ためのマイクロフローに分岐され、主プロセツサ１はこ
れに従ったバスサイクル制御のための内部動作を開始す
るが、実際に外部に対してバスサイクルを起動する前に
ホールドリクエスト信号ＨＲＥＱをサンプリングし、こ
れによって外部デバイス４によるバス権要求を検出した
ときには、入出力制御ユニット９は。

バス権を放棄すると共に、コプロセッサデータイネーブ
ル信号ＣＤＥのアサートを禁止制御するようにしてバス
調停を行い、外部デバイス４によるバスアクセス中にコ
プロセッサ２から不所望なデータが出力されることを抑
制する。

次にコプロセッサ２から出力されるデータをメモリ３に
ストアする場合を一例にして主プロセツサ１と外部デバ
イス４との間でのバス調停動作を説明する。

コプロセッサ２は、主プロセツサ１から与えられるコマ
ンドに従って演算処理などを行い、例えば所定の演算処
理を終了すると、コプロセッサステータスデータＣＰＳ
Ｔを主プロセツサ１に与えて、その３ビツトの組合せに
より当該演算処理で得られたデータの転送準備完了を指
示する。

第３図に示されるように主プロセツサ１は、時刻ｔ０に
コプロセッサステータスデータＣＰＳＴを検出すると、
次のマシンサイクルＭＣＹＣ（時刻ｔ１〜ｔｚ）でその
内部処理手順を、コプロセッサ２からメモリ３へのデー
タ転送のためのマイクロフローに分岐し、当該データ転
送に必要とされるアドレスなどを実行ユニット７で演算
すると共に、アドレスストーブ信号ＡＳ、リードライト
信号Ｒ／Ｗ、コプロセッサデータイネーブル信号ＣＤＥ
などの各種バスサイクル制御信号もしくはそれを形成す
るための制御データを制御ユニット７から入出力制御ユ
ニット９に内部転送する。

主プロセツサ１の入出力制御ユニット９は、特に制限さ
れないが、各マシンサイクルＭＣＹＣの前半】−／４の
タイミングでホールドリクエスト信号ＨＲＥ　Ｑをサン
プリングしていて、上記マイクロフローの分岐サイクル
（時刻も１〜ｔｚ）後におけるサンプリングタイミング
（時刻ｔｉ）でホールドリクエスト信号ＨＲＥＱのネゲ
ートを検出すると、時刻ｔ４以降のマシンサイクルＭＣ
ＹＣに同期してバスサイクルを起動する。即ち、時刻ｔ
４にコプロセッサデータイネーブル信号ＣＤＥをアサー
トしてコプロセッサ２にデータの出力タイミングを指示
し、且つ、リードライト信号Ｒ／Ｗをローレベルに変化
してメモリ３にデータの書き込み動作を指示する。次い
で、データ転送すべきアドレスに呼応するアドレス信号
ＡＤＲ８を入出力制御ユニット９からアドレスバス６に
出力し、このアドレス信号ＡＤＲ８がアドレスバス６」
二で確定されるタイミングを採ってアドレスストローブ
信号ＡＳがアサートされ、更に上記コプロセッサデータ
イネーブル信号ＣＤＥのアサートタイミングに同期した
所定のタイミングでコプロセッサ２がデータＤＡＴＡを
出力開始する。これによりメ干り３は、データバス５上
で確定されているデータＤＡＴＡを図示しないデータ入
力ラッチ回路などを介して内部に取り込み、取り込みを
完了したタイミングでデータコンプリート信号ＤＣをア
サートすると共に、当該データＤＡＴＡをアドレス信号
ＡＤＲ８に対応される所定の記憶領域に書き込む。

主プロセツサ】−は、データコンプリート信号ＤＣのア
サートを検出すると、マシンサイクルＭ　ＣＹＣに同期
してアドレスストローブ信号ＡＳをネゲートしすること
によって当該データ転送のためのバスサイクルを時刻ｔ
、に終了し、またコプロセッサ２は、データコンプリー
ト信号ＤＣのアサートを検出すると、データＤＡＴＡの
出力動作を所定のタイミングで終了する。

第３図に従えば、外部デバイス４は、時刻ｔ４から開始
された主プロセツサ］−によるバスサイクルの開始と相
前後して（時刻ｔ３よりも遅いタイミング）ホールドリ
クエスト信号ＨＲＥＱをアサートしてバス権を要求維持
している。このバス権要求は特に制限されないが当該バ
スサイクルの実行中にも各マシンサイクルで逐次サンプ
リングされていて、時刻ｔ、に主プロセツサ１がバスサ
イクルを終了すると、これに呼応して主プロセッサ１−
はバス権を放棄すると共にホールドアフナリッジ信号Ｈ
ＡＣＫをアサートして外部デバイス４にバス権を与える
。

外部デバイス４によるバスの使用が終了されると、外部
デバイス４はアドレス信号やバスサイクル制御信号の出
力状態を高出力インピーダンス状態にした後の時刻ｔＧ
にホールドリクエスト信号ＨＲＥ　Ｑをネゲートし、主
プロセツサ１はこれを所定のサンプリングタイミングで
検出することにより、ホールドアフナリッジ信号ＨＡＣ
Ｋを時刻ｔ、７にネゲートしてバスの使用を再開する。

一方、第４図に示されるようにト記マイクロフローの分
岐サイクル（時刻ｔ、〜ｔｚ）後におけるサンプリング
タイミング（時刻ｔｉ）でホールドリクエスト信号ＨＲ
ＥＱのアサートが検出されると、主プロセツサ１は時刻
１４以降のマシンサイクルにおいて外部デバイス４のバ
ス権要求を優先させて、バス権を放棄し、ホールドアフ
ナリッジ信号ＨＡＣＫを時刻ｔ４にアサートする。即ち
、時刻ｔ０に主プロセツサによって検出されたコプロセ
ッサステータスデータＣＰＳＴに従って時刻ｔ□〜ｔ２
のマシンサイクルで分岐されたマイクロフローの制御に
基づいて得られている転送先アドレスや各種バスサイク
ル制御信号に基づく主プロセツサ】−による外部へのバ
スサイクルの起動制御は待ち状態とされ、且つ、これに
呼応してコプロセッサデータイネーブル信号ＣＤＥのア
サートも抑止される。したがって、外部デバイス４によ
るバスサイクル起動中にコプロセッサ２はデータバス５
に不所望なデータＤＡＴＡを出力しない状態に保たれる
から、外部デバイス４のアクセス動作中にデータバス５
に与えられるデータＤＡＴＡが撹乱されることはない。

外部デバイス４によるバスの使用が終了されると、外部
デバイス４はアドレス信号やバスサイクル制御信号の出
力状態を高出力インピーダンス状態にした後の時刻ｔ　
、　Ｉにホールドリクエスト信号ＨＲＥＱをネゲートす
る。

主プロセツサ１はこれを所定のサンプリングタイミング
で検出すると、ホールドアフナリッジ信号ＨＡＣＫを時
刻ｔ６′にネゲートして、コプロセッサ２からメモリ３
へのデータ”転送のためのバスサイクルを起動する。例
えばホールドアフナリッジ信号ＨＡＣ：Ｋをネゲートし
た後のマシンサイクルに同期した時刻ｔ７′以降にバス
サイクルを起動する。即ち１時刻１７／にコプロセッサ
データイネーブル信号ＣＤＥをローレベルに変化してコ
プロセッサ２にデータの出力タイミングを指示し、且つ
、リードライト信号Ｒ／Ｗをローレベルに変化してメモ
リ３にデータの書き込み動作を指示する。次いで、デー
タ転送すべきアドレスに呼応するアドレス信号ＡＤＲ５
を入出力制御ユニット９からアドレスバス６に出力し、
このアドレス信号ＡＤＲ８がアドレスバス６上で確定さ
れるタイミングを採ってアドレスストローブ信号ＡＳが
アサートされ、更に上記コプロセッサデータイネーブル
信号ＣＤＥのアサートタイミングに同期した所定のタイ
ミングでコプロセッサ２がデータＤＡＴＡを出力開始す
る。これによりメモリ３は、データバス５上で確定され
ているデータＤＡＴＡを図示しないデータ入力ラッチ回
路などを介して内部に取り込み、取り込みを完了したタ
イミングでデータコンプリート信号ＤＣをアサートする
と共に、当該データＤＡＴＡをアドレス信号ＡＤＲ８に
対応される所定の記憶領域に書き込む。

主プロセツサ１は、データコンプリート信号ＤＣのアサ
ートを検出すると、マシンサイクルＭＣＹＣに同期して
アドレスストローブ信号ＡＳをネゲートすることによっ
て当該データ転送のためのバスサイクルを時刻ｔ９′に
終了し、またコプロセッサ２は、データコンプリート信
号ＤＣのアサートを検出すると、データＤＡＴＡの出力
動作を終了する。

上記実施例によれば以下の作用効果を得るものである。

（１）メモリ３からコプロセッサ２へのデータ転送は、
主プロセツサが起動するバスサイクルに従ってアクセス
されるメモリ３の読み出しデータを、メモリ３から出力
されるデータコンプリート信号ＤＣのアサートタイミン
グに基づいてコプロセッサ２が取り込むことによって行
われ、また、コプロセッサ２からメモリ３へのデータ転
送では、転送すべきデータの出力タイミングを、主プロ
セツサ１が起動するバスサイクル制御を受けるメモリ３
のライトサイクルに同期させるために、主プロセツサ１
はコプロセッサ２にコプロセッサデータイネーブル信号
ＣＤＥを与えるようにされていることにより、コプロセ
ッサ２とメモリ３相互間で転送すべきデータを、主プロ
セツサ１が制御するバスサイクルに従ってデータバス５
を介し相互間で直接やりとりすることができる。

（２）主プロセツサ１と外部デバイス４との間でのバス
調停は主プロセツサ１が行い、このとき、外部デバイス
４に対するバス開放期間中は、これに連動してコプロセ
ッサデータイネーブル信号ＣＤＥによるコプロセッサ２
へのデータ出力開始の指示も抑止するように外部デバイ
ス４との間でバス調停を行う。即ち、コプロセッサ２か
らメモリ３に直接データを転送するとき、主プロセツサ
１はそのためのバスサイクルを開始する前のタイミング
でホールドリクエスト信号ＨＲＥＱをサンプリングし、
これによって外部デバイス４のバス開放要求を検出した
ときには、それ以前にコプロセッサ２に対してデータ出
力開始タイミングを指示可能な内部状態を採っていても
当該バス開放要求を優先させてバス権を放棄すると共に
コプロセッサデータイネーブル信号ＣＤＥをネゲート状
態に維持し、当該バス開放要求が終了された後にコプロ
セッサデータイネーブル信号ＣＤＥをアサートしてコプ
ロセッサ２にデータの出力タイミングを与えて外部に対
するバスサイクルを起動する。したがって、コプロセッ
サ２からメモリ３に直接データを転送するときに外部デ
バイス４からバス開放要求があった場合に、そのような
優先度の高い要求に対して、コプロセッサ２から不所望
なデータが出力されるようなことを未然に防止して適確
なバス調停を行うことができる。

（３）上記作用効果（２）より、コプロセッサ２は主プ
ロセツサ１によるバス権移動を独立して監視する必要は
ない。

（４）上記作用効果（１）及び（２）より、コプロセッ
サ２とメモリ３の間のデータ転送に際して、従来のよう
に転送すべきデータを一旦主プロセッサ１が取り込んで
からそのデータを相手に転送するという手順を採るよう
な場合にその途中でバス権を外部デバイス４に移動しな
ければならないという事態を一切生ずることなく主プロ
セツサ１と外部デバイス４相互間のバス調停が行われ、
且つそのバス調停に従ってコプロセッサ２とメモリ３相
互間で転送すべきデータは直接データバス５を介してや
りとりされるから、そのようなデータ転送に際してバス
権移動回数の増大を抑えることができる。

（５）上記作用効果（４）より、主プロセツサ１とコプ
ロセッサ２相互間でのインタフェースの高速化、さらに
はコプロセッサシステムの動作効率向上を達成すること
ができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができる
。

例えば、上記実施例では主プロセツサは１つのコプロセ
ッサとインタフェースされる場合について説明したが、
複数個のコプロセッサとインタフェースするようにして
もよい、その場合コプロセッサの動作選択は個々のコプ
ロセッサに割り当てられているアドレスを主プロセツサ
が出力することによって行うことができる。また、外部
デバイスは割込みコントローラやダイレクト・メモリ・
アクセス・コントローラに限定されず、その他のバスマ
スタモジュールに変更することができる。

主プロセツサとアドレスバスやデータバスを共有する外
部デバイスは１つに限定されず、外部デバイスが複数個
ある場合にはそれら相互間のバス調停を行うバスアービ
タを設け、主プロセツサはこのバスアービタを介して外
部デバイスとのバス調停を行うことができる。

また、コプロセッサのような第２バススレーブモジュー
ルはコプロセッサに限定されない、更に主プロセツサの
ようなプロセッサによってアクセスされる第１バススレ
ーブモジュールはメモリに限定されず入出力回路などそ
の他のデバイスに変更することができる。したがって、
第２バススレーブモジュールに第１バススレーブモジュ
ールへのデータ出力開始タイミングを指示するための制
御信号は上記コプロセッサデータイネーブル信号ＣＤＥ
に限定されない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるコプロセッサとメモ
リとの間のデータ転送に際しての主プロセツサによるバ
ス調停に適用した場合について説明したが１本発明はそ
れに限定されずその他のシステムにおけるバス調停にも
適用することができる。本発明は少なくとも複数のバス
スレーブモジュール相互間でのデータのやりとりをプロ
セッサが制御する条件のシステムに適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られ効果を簡単に説明すれば下記の通りである。

すなわち、プロセッサが制御するバスサイクルに同期し
て第２バススレーブモジュールの出力データを直接第１
バススレーブモジュールに転送可能とし、その他バスマ
スタモジュールからのバス開放要求に応するバス開放期
間中にはこれに連動して第２バススレーブモジュールに
対するデータ出力開始タイミングの指示を抑止するよう
にバス調停を行うことにより、プロセッサのアクセス制
御に基づいて第２バススレーブモジュールから第１バス
スレーブモジュールへのデータ転送に際して、バスマス
タモジュールとのバス調停を適確に行いつつバス権移動
回数の増大を抑えてシステムの動作効率向上を達成する
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るコプロセッサシステム
のブロック図、 第２図は主プロセツサの概略ブロック図、第３図はコプ
ロセッサからメモリにデータ転送するとき当該データ転
送が優先される場合のバス調停制御の一例を示すタイム
チャート。 第４図はコプロセッサからメモリにデータ転送するとき
当該データ転送よりも外部デバイスのバス権要求が優先
される場合のバス調停制御の一例を示すタイムチャート
、 １・・・主プロセツサ、２・・・コプロセッサ、３・・
・メインメモリ、４・・・外部デバイス、５・・・デー
タ、バス、６・・・アドレスバス、７・・・制御ユニッ
ト、８・・・実行ユニット、９・・・入出力制御ユニッ
ト、ＤＡＴＡ・・・データ、ＡＤＲ８・・・アドレス信
号、ＣＰＳＴ・・・コプロセッサステータスデータ、Ｃ
ＤＥ・・・コプロセッサデータイネーブル信号、ＨＲＥ
Ｑ・・・ホールドリクエスト信号、ＨＡＣＫ・・・ホー
ルドアフナリッジ信号、ＤＣ・・・データコンプリート
信号。 第１図 第３図 を鷹 Ｒ／ｗ

Claims (1)

1. 【特許請求の範囲】 １、バス調停機能を有するプロセッサと、このプロセッ
   サが制御するバスサイクルに従って第１バススレーブモ
   ジュールとの間でデータのやりとりを行う第２バススレ
   ーブモジュールと、上記プロセッサに対してバス開放を
   要求し得るバスマスタモジュールとを含み、上記プロセ
   ッサは、第２バススレーブモジュールに第１バススレー
   ブモジュールへのデータ出力開始タイミングを指示する
   ための制御信号を与えるようにされ、この制御信号によ
   るデータ出力開始タイミングの指示を、上記バスマスタ
   モジュールに対するバス開放期間中抑止するようにされ
   て成るものであることを特徴とするバス調停制御システ
   ム。 ２、上記プロセッサは、第２バススレーブモジュールか
   ら第１バススレーブモジュールへのデータ転送のために
   バスサイクルを起動するより前にバスマスタモジュール
   によるバス開放要求の有無を検出し、バス開放要求を検
   出したときには、バス権を放棄すると共にこれに呼応す
   る期間第２バススレーブモジュールに対するデータ出力
   開始タイミングの指示を抑止するようにされて成るもの
   であることを特徴とする特許請求の範囲第１項記載のバ
   ス調停制御システム。 ３、上記第２バススレーブモジュールは、プロセッサに
   従属されたコプロセッサであり、第１バススレーブモジ
   ュールはメモリであることを特徴とする特許請求の範囲
   第１項又は第２項記載のバス調停制御システム。