JPH05250311A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【構成】プリフェッチ手段１５は演算処理装置１０が次
に実行する命令を予め取込み、命令デコーダ手段１４は
このプリフェッチ手段１５に取込まれた命令をデコード
し、外部バス要求手段２３は外部バスへのバス転送要求
をバス調停回路に出力する。プリフェッチ手段１５が取
込んだ命令列をデコード手段１４がデコードし、外部バ
スのアクセス状態を予測して前記外部バス要求手段１５
を起動させる事により、実際のアクセスより前にバスを
獲得できるようにした事を特徴とする。 【効果】メモリ装置が充分速いとし、マスタが２台のシ
ステムで、交互にバスを獲得する条件であれば、１回の
アクセスで約５０〜１００ｎＳの時間を節約する事がで
き、標準的なバスアクセスが、２００ｎＳ程度のシステ
ムでは約２５％から５０％のメモリアクセスの高速化が
図られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、演算処理装置において
外部バスを制御するバス制御装置に関する。

【０００２】

【従来の技術】複数の演算処理装置がメモリ装置、又は
ＩＯ装置を一つのバス上で共有する事ができるのが、標
準バスのマルチマスタ機能である。この標準バスに接続
される装置には大きく分けて、マスタとスレーブと呼ば
れる装置がある。このマスタとは、バスに対してのアク
セスの主体であり、データの転送要求を発生させる装置
で演算処理装置、ＤＭＡ装置を含むＩＯ装置などがこの
カテゴリに属し、一方スレーブとは、転送要求を受けと
る装置でメモリ、ＤＭＡを含まないＩＯ等はこれに属す
る。これら標準バスではデータ転送には一定の手続きが
きめられており、これをデータ転送サイクルとよぶ。デ
ータ転送サイクルは、マスタとスレーブの間での０個以
上のデータの転送で構成されている。

【０００３】図４に標準的なマイクロプロセッサ用ＶＭ
Ｅ（Ｖｅｒｓａ Ｍｏｄｕｌｅ Ｅｕｒｏｐｅａｎ）バ
スのブロック図を示す。マスタ４１はＶＭＥのバスアク
セスを行なう主体であり、演算処理装置１０と、バスリ
クエスタ２３と、ＶＭＥバスインタフェース３６とで構
成される。バスリクエスタ２３は演算処理装置１０から
データ転送要求（バスアクセス）を受け、ＶＭＥの規格
にあった形でバスリクエスト（バスのアクセス権要求）
を発生する。この要求は、更にバス調停回路４４で調停
されバスアクセス許可信号となる。この信号を受取り、
バスインターフェース３６に対して転送サイクルの開始
を指示する。バスインタフェース３６は演算処理装置１
０からの信号をＶＭＥバスの規格に合せる回路で、電流
／電圧規格、タイミング等がそれである。信号５３はバ
スを通しての、データの転送サイクルを開始する信号、
信号５７はバスが獲得できた為、データの転送サイクル
を始めても良いという信号、信号５４はデータが、バス
インタフェースまで転送されてきた事を示す信号、信号
５５はバスアクセスをする時の、タイミング、状況を示
す信号、バス５６は演算装置１０と外部バス６２に間を
つなぐバスを示す。

【０００４】また、信号３０はバス５２が使用中である
事を示す信号で、アービトレーションで使用され、バス
リクエスト信号２８は当該マスタが、データの転送を要
求している事を示す。バスグラント信号２９は当該マス
タに対してデータの転送を許可する信号であり、信号６
０はデータ転送サイクルに於ける、タイミング又は、ス
テータスを示す信号、信号６１はデータ転送サイクルの
ハンドシェイク用の信号などを示す。

【０００５】メモリ装置４２はマスタ４１及び、マスタ
４１ａによって共有されるメモリ装置で、スレーブモジ
ュールの１つであり、メモリ及びコントロール回路で構
成されるメモリ装置を本体３７とバスインタフェース３
８から構成される。

【０００６】信号６３はメモリから値が読み出された事
を示す信号、信号６４はメモリが選択された事を示す信
号、バス６５はメモリに対する読み出し及び書込みの為
のアドレス及びデータバスである。信号６６はメモリか
らの値がバス上で確定、またはメモリに対する書込みが
終了した事を示す信号、信号６７はデータ転送サイクル
がメモリからの読み出し、メモリへの書込みである事を
示す信号等のステータスを示す。

【０００７】ＩＯ装置４３はスレーブモジュールの一つ
でマスタ４１及びマスタ４１ａによって共有されるＩＯ
装置であり、ＩＯ装置とのインターフェース４０及びＩ
Ｏの制御装置３９からなる。信号６９〜７１はＩＯの制
御回路３９と、バスインターフェース４０を結ぶ信号線
である。

【０００８】ＶＭＥバスの信号線は、データの転送に用
いられるデータ転送バス５１と、各マスタ４１，４１ａ
からの要求を受けて調停を行ない、マスタに対してアク
セス権を与えるアービトレーションバス５２とがある。
データ転送バス５１はアドレス、データ、及び制御線で
構成され、アービトレーションバス５２はバス要求、バ
ス許可、バス使用中等の線で構成されており、バス要求
の優先度によって、一度に１つのマスタのみがバスを使
用する事を許す装置、バス調停回路４４に接続されてい
る。

【０００９】このＶＭＥバス上に構成されたシステム
は、複数のマスタ４１，４１ａ、メモリ４２、ＩＯ装置
４３等で構成されている。ＶＭＥバスの規格を満たして
設計されているマスタは、演算処理装置１０のデータ転
送要求をＶＭＥバス上での要求に変換するリクエスタ
（バスアクセス権要求回路）２３と、演算処理装置１０
とデータ転送バスの結合の為のインターフェース３６と
を持つ。スレーブとしては、バスをドライブする為、又
はバスの信号を認識する為のバスインターフェース３
８，４０のみを持つ。

【００１０】このＶＭＥバスのデータ転送に関するタイ
ミングは、図５に示される。この図では、０レベルは信
号が有効である事を示し、１レベルは有効でない事を示
す。ここで各信号について説明する。

【００１１】演算処理装置１０からの転送要求信号８
５，８６は、内部的に発生される要求を示し、数字は複
数のマスタの各々に対応する。信号８７，８８は信号８
５，８６がリクエスタ（２３）を通って、標準バス規格
に合わされて出力されたバスの獲得要求信号、信号２
９，８９はバスの要求に対するバス調停回路４４の答
で、これが有効であれば、その要求は受けつけられた事
を示す。バス使用中信号３０は、この信号が有効である
間はいずれかのマスタがバスを使用している事を示し、
データ転送バス３４は太くなっている部分が何等かのデ
ータ転送を行なっていることを示す。

【００１２】まず、複数のマスタの一方の演算処理装置
１０で発生した転送要求ｔ１０はバス２５を通ってリク
エスタ２３に伝えられる。リクエスタ２３は、バスを獲
得する為に、アービトレーションバス５１に対して、バ
ス要求ｔ１１を発生する。このバス要求ｔ１１を受け取
ったバス調停回路４４は優先条件を調べて、要求に対応
する転送許可ｔ１２を発生する。同時に、マスタ４１ａ
のリクエスタ（２３）はマスタ４１のバス要求を受け取
って、バスの解放ｔ１３を行なう。

【００１３】転送許可ｔ１２とバスの解放ｔ１３とを確
認したリクエスタ２３は、バス使用中の信号を有効ｔ１
４とし、転送要求の解除ｔ１５と、バスインターフェー
ス３６の動作の開始を伝える。マスタ４１の転送要求の
解除を確認したバス調停回路４４は、転送許可の信号を
解除する（ｔ１６）。このため演算装置の転送要求が発
生してから転送開始まで、つまり区間ｔ１０〜ｔ１４が
全くの待ち時間となる。

【００１４】また、転送許可を一度受け取った演算装置
１０は、優先的にバスの連続使用許可が与えられてお
り、一般的には、他の演算装置の要求があってから初め
て、バスの使用権の解放を行なう。１回のアービトレー
ションでは約５０ｎＳの時間が必要であり、これがバス
アクセス毎のオーバーヘッドとなってしまうため、一度
使用権をとった演算装置が連続してアクセスするように
なっている場合が多い。つまり、毎回バスの使用権を調
停してからデータ転送サイクルを開始するのではなく、
他のマスタからの転送要求がてでから解放する様に構成
されている。

【００１５】また、アービトレーションバス５２には、
緊急の為のバス解放命令としてバスクリアという信号が
用意されている。これは、何等かの理由で即座の解放も
場合によっては必要である為、バスクリアを受け取った
バスマスタは、速やかに現在実行中のデータ転送サイク
ルを終了させて、バスを明渡さなければならない事が定
義されている。通常の演算装置は、バスを使用する事を
予め示す信号を持っていない為、予め要求を出して置く
という事が不可能であり、実際の要求が発生してから、
これをリクエスタに伝え、データの転送要求を発生させ
る事になる。バスの調停には、約５０ｎ秒近い時間が必
要である為、データの転送要求がでてから５０ｎ秒以上
立ってから、転送を開始する事となる。

【００１６】図５には、マスタが２個の場合の転送、及
びバス調停の動作に関するタイミングも示されている。
図において、演算装置１０で発生した転送要求は、リク
エスタ２３に対して送られ、リクエスタ２３はアービト
レーションバス５３上にバスを要求する信号を出力す
る。これを受取ったバス調停回路４４は他の要求を調
べ、この要求に対して優先権が認められれば、転送許可
信号をリクエスタ２３に対して送り返す。これを受け取
ったマスタ４１は、データの転送サイクルを実行する。

【００１７】転送サイクルが終了してもデータの転送権
は他のマスタ４１ａによる転送権の要求があるまで解放
せず、次回の転送に備えてこの権利を持ち続ける。つま
り、続いて起こるデータの転送サイクルは、毎回、調停
を行なわずに、連続して転送を実行する事ができるわけ
である。しかし、現在データの転送権を持っているマス
タから転送権を開放させる手順も踏まなければならない
為、このやり方で設計されたリクエスタは、調停を必要
とする始めのアクセスに対して、余計な時間がかかる。

【００１８】

【発明が解決しようとする課題】上述した従来のバス制
御装置を用いてマルチプロセッサを実現した場合は、図
５のようなデータ転送サイクルとなる。ここでマスタ４
１とマスタ４１ａとが交互にアクセスを行なった場合、
最も頻繁にアービトレーションが発生する。また、単に
バスを獲得する場合でも、演算処理装置１０による実際
のアクセスが発生した後に、バス要求を発生させ、バス
使用許可を得てから、データ転送を開始するため、無駄
な時間が多く発生する。このため標準バスを用いた場
合、演算装置の命令の実行に対して多くのデータアクセ
ス待ち時間を発生させ、性能が下ってしまう、問題があ
った。

【００１９】本発明の目的は、このような問題を解決
し、プリフェッチ手段により命令列を予め解析してデー
タアクセスの発生を予測し、バス制御を事前に行い、デ
ータアクセス待ち時間を短縮したバス制御装置を提供す
ることにある。

【００２０】

【課題を解決するための手段】本発明の構成は、演算処
理装置が次に実行する命令を予め取込むプリフェッチ手
段と、このプリフェッチ手段に取込まれた命令をデコー
ドする命令デコード手段と、外部バスへのバス転送要求
をバス調停回路に出力する外部バス要求手段とを含むバ
ス制御装置において、前記プリフェッチ手段が取込んだ
命令列を前記デコード手段がデコードし、前記外部バス
のアクセス状態を予測して前記外部バス要求手段を起動
させる事により、実際のアクセスより前にバスを獲得で
きるようにした事を特徴とする。

【００２１】

【実施例】図１は本発明の一実施例のブロック図であ
る。図において、演算処理装置１０はメモリから命令列
を読み込み、その手続に従って演算を行ない、この装置
１０中の一部である命令解析ユニット１１は命令列を解
析し、実行ユニットに引渡す。オペランドデータ１２は
ストアに使用されるデータ、またはロード時に目的のア
ドレスのデータがここに入れられ、又は、命令の実行解
析の後に、それがストア／ロードを含む命令であった場
合、この装置がデータを要求する。実行アドレス発生部
１３はオペランドデータ１２をロード、又はストアする
先のアドレスを出力する。

【００２２】デコーダ１４はプリフェッチバッファ１５
の内容をデコードし、バスを使用する命令や、プリフェ
ッチの状態、命令の種類等をデコードし、バスを獲得す
る動作を開始するか、又はバスを解放する信号を発生す
るかを決定する。プリフェッチバッファ１５は命令のプ
リフェッチ（先取り）を行ない、分岐命令まで連続的に
命令を読み出しこのバッファに取込む。論理和回路１６
は命令やデータの要求がある事をバスシーケンサ２２に
伝え、実際のバストランザクションを開始する要求を伝
える。

【００２３】マルチプレクサ１９は命令のプリフェッチ
用のアドレスおよびデータのロード／セーブ用のアドレ
スを取込み、アドレスバッファ２０に供給する。バスシ
ーケンサ２２は、バスの転送を行なうタイミングを作
る。バスリクエスタ２３はデコーダ１４による先行バス
要求を受け取ってバス調停回路（４４）に対して、演算
装置１０が外部バスを要求していることを示すバス要求
信号２８を発生する。また、使用許可に対して使用中で
ある事を示す出力及びバスシーケンサ２２の起動，使用
後のバスの解放等を行う。

【００２４】バス許可信号２９は演算装置がバスを使用
しても良い事を示す信号で、バス調停回路（４４）によ
って許可を与えられる演算装置に対して伝えられる。バ
ス使用中信号３０が有効である間は、バスを使用中の演
算装置がある事を示し、バスを使用している、又は獲得
している演算装置によって発生される。他のバス要求信
号３１は他のマスタがバスを要求している事を示し、バ
スを獲得した演算装置は速やかにバスを解放しなければ
ならない。

【００２５】本実施例の装置は、命令を解析実行する演
算処理装置１０、次に実行する命令を予め取込んで置く
プリフェッチバッファ１５、転送タイミングの制御を行
なうバスシーケンサ２２、プリフェッチバッファ２２に
取込んだ命令をデコードしバス要求，バス解放を作り出
すデコーダ１４、このデコーダ１４で作り出されたバス
要求，バス解放を受けて、ＶＭＥの手続きになおすリク
エスタ２３、及びバスインターフェース３６を主体に構
成される。演算処理装置１０は、外部バス３に接続され
た、メモリ装置４２からアドレス昇順に命令を読出して
順に解析実行を行なう。命令の実行に伴なって必要なデ
ータの読込み書出しも同様のバスを通じて、メモリ装置
とのやり取りで行なう。

【００２６】演算処理装置１０は、分岐命令の無い場合
は現在のプログラムカウンタの指し示す値から、昇順に
命令を実行する為、プリフェッチをする事ができる。プ
リフェッチはこれから実行される筈である命令列をプリ
フェッチバッファ１５に取込む動作である。つまり、プ
リフェッチバッファ１５に取込まれた命令は、次に実行
される事が判っている命令であり、この命令をデコーダ
１４でデコードする事で、演算処理装置がどんな動作を
するかを予測する事ができる。このプリフェッチバッフ
ァ１５に取込まれた命令列の実行クロック数、バスのア
クセスの有無、等を知る事で、次のサイクルにバスをア
クセスする事が判った場合、すなわち、次のサイクル
が、メモリからのロード命令かメモリへのストア命令で
ある場合、及びプリフェッチバッファ１５の１／２が空
になった場合、又は現在分岐命令が実行中で、分岐結果
によってプリフェッチをしなければならない場合に、予
めバスを獲得する為の先行バス要求が発生する。

【００２７】反対に、デコードによってある一定期間バ
スのアクセスがないと判断される場合、つまりプリフェ
ッチバッファ１５に命令が一杯であり、その命令列に分
岐命令もロードストア命令も存在しない場合に、バス解
放を示す信号を発生させる。

【００２８】先行バス要求及びバス解放の信号を受け
て、バスにアクセスが発生する前にバスを獲得したり、
必要ない場合にできるだけ速やかにバスを解放する様に
リクエスタを構成する。

【００２９】図２は図１の実施例の動作を説明するタイ
ミング図である。デコーダ（１４）によって発生される
バス解放信号８１，８２は、プリフェッチバッファ（１
５）に外部アクセスが必要な命令が入っていない時に発
生する。また、先行転送要求信号８３，８４もデコーダ
（１４）によって発生され、これからのサイクルがバス
アクセスを伴う時に発生し、プリフェッチバッファ（１
５）に外部アクセスが必要な命令が入っているか、又
は、プリフェッチバッファが空になった場合に発生す
る。演算装置転送要求信号８５，８６は演算装置１０の
転送要求信号で、演算装置が実際のデータアクセスに対
して発生され、この期間が長いほど演算装置は待たされ
る事になる。信号８７，８８は、標準バス規格に合わさ
れて出力されたバスの獲得要求信号でこの信号は信号２
８に対応する。

【００３０】演算処理装置１０が必要としているデータ
アクセスが発生する前に、デコーダ１４によって作られ
た、先行バス要求によってバスリクエスタ２３を動作さ
せる。バスの獲得がされる先行転送要求信号８３は、マ
スタ１の転送要求信号８７（ｔ２）になり、これから、
転送許可信号２９が与えられ、バスを獲得する事ができ
るようになる。実際の転送要求はｔ５にあるため、即座
の応答が可能となる。

【００３１】図３は本発明の第２の実施例の構成を示す
ブロック図である。本実施例は、第１の実施例のプリフ
ェッチバッファ１５ａの前段に命令キャッシュメモリ１
７が接続された場合を示す。このキャッシュメモリ１７
によって、命令のプリフェッチ時に外部バスを使用する
確率が減少し、更にバス解放を示す時間が増加する。

【００３２】この場合、プリフェッチの過程が変更にな
る。プログラムカウンタの値から昇順に行なわれるプリ
フェッチ動作は、まずキャッシュメモリ１７に対して行
なわれる。このキャッシュメモリ１７は、要求された番
地の内容が自分自身の中に存在するかどうかで、ヒット
又はミスを返す。これを受取ったデコーダ１４ａは、こ
のプリフェッチが、現在行なえる状態にあるかどうか
を、他のロード／セーブ命令と照し合せてデコードし、
バスの先行獲得を行なう為の信号を発生する。バスの解
放に関しては第１の実施例と同様である。

【００３３】

【発明の効果】以上説明したように本発明は、メモリ装
置が充分速いとし、マスタが２台のシステムで、交互に
バスを獲得する条件であれば、１回のアクセスで約５０
〜１０ＧｎＳの時間を節約する事ができ、標準的なバス
アクセスが、２００ｎＳ程度のシステムでは約２５％か
ら５０％のメモリアクセスの高速化が図られるという効
果がある。

【００３４】この種のバス制御装置は、マルチプロセッ
サによる高速化を目指して考えられたスヌープ方式のキ
ャッシュメモリに比べて小さなシステムで効果的であ
り、従来のシステム製品（ＶＭＥバスなど）の製品にそ
のまま適用する事ができ、これらを改造することなく高
速化が図られる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】図１の動作を説明するタイミングチャート。

【図３】本発明の第２の実施例のブロック図。

【図４】従来例のバス制御装置を含むマルチマスタシス
テムのブロック図。

【図５】図４のデータ転送サイクルを説明するタイミン
グチャート。

【符号の説明】

１０，１０ａ，１０ｂ 演算処理装置 １１ 命令解析ユニット １２ オペランドデータ １３ オペランドアドレス １４ デコーダ １５ プリフェッチバッファ １６ ＯＲ １７ 命令キャッシュメモリ １９ マルチプレクサ ２０ アドレスバスバッファ ２１ データバスバッファ ２２ バスシーケンサ ２３ バスリクエスタ ３４ データバス ２８ バス要求信号 ２９ バス許可信号 ３０ バス使用中信号 ３１ 他のバス要求信号 ３２ 転送終了信号 ３３ 転送信号 ３５ アドレスバス ３６，３８，４０ バスインタフェース ３７ メモリ ３９ ＩＯ部 ４１ マスタ（１），（２） ４２ メモリ装置 ４３ ＩＯ装置 ４４ バス調停装置 ５１ データ転送バス ５２ アービトレーションバス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 演算処理装置が次に実行する命令を予め
   取込むプリフェッチ手段と、このプリフェッチ手段に取
   込まれた命令をデコードする命令デコード手段と、外部
   バスへのバス転送要求をバス調停回路に出力する外部バ
   ス要求手段とを含むバス制御装置において、前記プリフ
   ェッチ手段が取込んだ命令列を前記デコード手段がデコ
   ードし、前記外部バスのアクセス状態を予測して前記外
   部バス要求手段を起動させる事により、実際のアクセス
   より前にバスを獲得できるようにした事を特徴とするバ
   ス制御装置。